二输入与非门、或非门版图设计

课程名称 Course 与非门电路的版图： 集成电路设计技术 项目名称 Item 二输入与非门、或非门版图设计 .spc文件（瞬时分析）： * Circuit Extracted by Tanner Research's L-Edit / Extract ; * TDB File: E:\\cmos\\yufeimen, Cell: Cell0 * Extract Definition File: C:\\Program Files\\Tanner EDA\\L-Edit\\spr\\ * Extract Date and Time: 05/25/2011 - 10:03 .include H:\\ VPower VDD GND 5 va A GND PULSE (0 5 0 5n 5n 100n 200n) vb B GND PULSE (0 5 0 5n 5n 50n 100n) .tran 1n 400n .print tran v(A) v(B) v(F) * WARNING: Layers with Unassigned AREA Capacitance. * * * *

* *

* WARNING: Layers with Unassigned FRINGE Capacitance. * * * * *

* *

*

* WARNING: Layers with Zero Resistance. *

* * *

* NODE NAME ALIASES * 1 = VDD (34,37) * 2 = A , * 3 = B , * 4 = F ,

* 6 = GND (25,-22)

M1 VDD B F VDD PMOS L=2u W=9u AD=99p PD=58u AS=54p PS=30u * M1 DRAIN GATE SOURCE BULK

M2 F A VDD VDD PMOS L=2u W=9u AD=54p PD=30u AS=99p PS=58u * M2 DRAIN GATE SOURCE BULK

M3 F B 5 GND NMOS L=2u W= AD= PD=30u AS=57p PS=31u * M3 DRAIN GATE SOURCE BULK -18

M4 5 A GND GND NMOS L=2u W= AD=57p PD=31u AS= PS=30u * M4 DRAIN GATE SOURCE BULK -18

* Total Nodes: 6 * Total Elements: 4

* Extract Elapsed Time: 0 seconds .END

与非门电路仿真波形图（瞬时分析）：

.spc文件（直流分析）：

* Circuit Extracted by Tanner Research's L-Edit / Extract ; * TDB File: E:\\cmos\\yufeimen, Cell: Cell0

* Extract Definition File: C:\\Program Files\\Tanner EDA\\L-Edit\\spr\\ * Extract Date and Time: 05/25/2011 - 10:03

.include H:\\

VPower VDD GND 5 va A GND 5 vb B GND 5

.dc va 0 5 vb 0 5 .print dc v(F)

* WARNING: Layers with Unassigned AREA Capacitance. * * * *

* *

* WARNING: Layers with Unassigned FRINGE Capacitance. * * * * *

* *

*

* WARNING: Layers with Zero Resistance. *

* * *

* NODE NAME ALIASES * 1 = VDD (34,37) * 2 = A , * 3 = B , * 4 = F ,

* 6 = GND (25,-22)

M1 VDD B F VDD PMOS L=2u W=9u AD=99p PD=58u AS=54p PS=30u * M1 DRAIN GATE SOURCE BULK

M2 F A VDD VDD PMOS L=2u W=9u AD=54p PD=30u AS=99p PS=58u * M2 DRAIN GATE SOURCE BULK

M3 F B 5 GND NMOS L=2u W= AD= PD=30u AS=57p PS=31u * M3 DRAIN GATE SOURCE BULK -18

M4 5 A GND GND NMOS L=2u W= AD=57p PD=31u AS= PS=30u * M4 DRAIN GATE SOURCE BULK -18

* Total Nodes: 6 * Total Elements: 4

* Extract Elapsed Time: 0 seconds .END

与非门电路仿真波形图（直流分析）：

或非门电路的版图：

.spc文件（瞬时分析）：

* Circuit Extracted by Tanner Research's L-Edit / Extract ; * TDB File: E:\\cmos\\huofeimen, Cell: Cell0

* Extract Definition File: C:\\Program Files\\Tanner EDA\\L-Edit\\spr\\

* Extract Date and Time: 05/25/2011 - 10:04

.include H:\\CMOS\\ VPower VDD GND 5

va A GND PULSE (0 5 0 5n 5n 100n 200n) vb B GND PULSE (0 5 0 5n 5n 50n 100n) .tran 1n 400n

.print tran v(A) v(B) v(F)

* WARNING: Layers with Unassigned AREA Capacitance. * * * *

* *

* WARNING: Layers with Unassigned FRINGE Capacitance. * * * *

* * *

*

* WARNING: Layers with Zero Resistance. *

* * *

* NODE NAME ALIASES * 1 = VDD (34,37) * 2 = A , * 3 = B ,6) * 4 = F ,

* 5 = GND (25,-22)

M1 6 A VDD VDD PMOS L=2u W=9u AD=54p PD=30u AS= PS=29u * M1 DRAIN GATE SOURCE BULK

M2 F B 6 VDD PMOS L=2u W=9u AD= PD=29u AS=54p PS=30u * M2 DRAIN GATE SOURCE BULK

M3 F A GND GND NMOS L=2u W= AD=57p PD=31u AS= PS=60u * M3 DRAIN GATE SOURCE BULK -18

M4 GND B F GND NMOS L=2u W= AD= PD=60u AS=57p PS=31u * M4 DRAIN GATE SOURCE BULK -18

* Total Nodes: 6 * Total Elements: 4

* Extract Elapsed Time: 0 seconds .END

或非门电路仿真波形图（瞬时分析）：

.spc文件（直流分析）：

* Circuit Extracted by Tanner Research's L-Edit / Extract ; * TDB File: E:\\cmos\\huofeimen, Cell: Cell0

* Extract Definition File: C:\\Program Files\\Tanner EDA\\L-Edit\\spr\\ * Extract Date and Time: 05/25/2011 - 10:04

.include H:\\CMOS\\ VPower VDD GND 5 va A GND 5 vb B GND 5

.dc va 0 5 vb 0 5 .print dc v(F)

* WARNING: Layers with Unassigned AREA Capacitance. * * * *

* *

* WARNING: Layers with Unassigned FRINGE Capacitance. * * * *

* * *

*

* WARNING: Layers with Zero Resistance. *

* * *

* NODE NAME ALIASES * 1 = VDD (34,37) * 2 = A , * 3 = B ,6) * 4 = F ,

* 5 = GND (25,-22)

M1 6 A VDD VDD PMOS L=2u W=9u AD=54p PD=30u AS= PS=29u * M1 DRAIN GATE SOURCE BULK

M2 F B 6 VDD PMOS L=2u W=9u AD= PD=29u AS=54p PS=30u * M2 DRAIN GATE SOURCE BULK

M3 F A GND GND NMOS L=2u W= AD=57p PD=31u AS= PS=60u * M3 DRAIN GATE SOURCE BULK -18

M4 GND B F GND NMOS L=2u W= AD= PD=60u AS=57p PS=31u * M4 DRAIN GATE SOURCE BULK -18

* Total Nodes: 6 * Total Elements: 4

* Extract Elapsed Time: 0 seconds .END

或非门电路仿真波形图（直流分析）：

课程名称 Course 集成电路设计技术 项目名称 Item 二输入与非门、或非门 版图设计 目的 Objective

1. 掌握利用E-EDIT进行IC设计方法，设计二输入与非门版图并仿真 2. 掌握利用L-EDIT进行IC设计方法，设计二输入或非门版图并仿真 3. 领会并掌握版图设计最优化实现方法。

内容（方法、步骤、要求或考核标准及所需工具、设备等）

实训设备与工具

PVI计算机一台；

Tanner Pro集成电路设计软件

实训方法、步骤与要求

二输入与非门电路的线路结构

二输入或非门电路的线路结构

CMOS倒相器电路的版图

根据与非门、或非门线路结构，在一个工程中，重新新建两个新CELL，分别对应与非门和或非门版图，并设计与非门、或非版图结构。

按照最佳噪声容限合理设计与非门、或非门单元电路中的N管和P管的尺寸； 版图结构最简单，版图尺寸最小；（高度均为70um） 加入正确的电路端口，并在抽取的网表中存在A、B和F； 版图设计规则检查（DRC）无错误 熟记基本、重要的版图设计规则

6． 进行CMOS与非门、或非门版图网表抽取，加入仿真命令，进行瞬时和直流分析 Tool Extract General选项

Extract Definition File:

C:\\Program Files\\Tanner EDA\\L-Edit\\spr\\ Spice Extract Output File: d:\\design\\ Output选项 Comment:

√ Write Node name ٠ Names

√ Write Verbose Spice Statement Spice Include Statement

. Include c:\anner\\models\\

插入相应的仿真命令，则可进行二输入与非门、或非门的瞬时或直流仿真 7．合理设计三输入与或非门、或与非门的N管和P管尺寸与版图结构。 8．合理设计三输入与或非门、或与非门的N管和P管尺寸与版图结构。

三、注意事项：

1）如果对版图设计的基本规则不熟悉，可以在L-EDIT中，打开SETUP DRC，列出了所有的设计规则，可学习和记忆其中的一些主要和常用的版图设计规则

2）在进行版图设计规则检查时，应选择输出检查文件一项，版图设计中出现的所有错误，都可以在 该输出文件中列出，并标明出错的原因，与哪条规则相违背，可打开规则进行对照，并在版图上进 行相应的修改。