第３Ｏ卷２０１０年第２期 ２月 核电子学与探测技术 Ｎｕｃｌｅａｒ Ｅｌｅｃｔｒｏｎｉｃｓ ８Ｌ Ｄｅｔｅｃｔｉｏｎ Ｔｅｃｈｎｏｌｏｇｙ ＶｏＬ ３Ｏ Ｎｏ．２ Ｆｅｈ ２０１０ 基于ＦＰＧＡ的ＣＰＵ多ＭＩＩ通信接口实现 郁专，王兵，武杰 （中国科学技术大学近代物理系，安徽合肥，２３００２６） 摘要：为实现嵌入式Ｃ Ｊ和两路数据采集系统之间的长距离高速通信，利用Ｆ ＧＡ将嵌入式 的ＭＩＩ（介质无关接口）扩展成两个４０Ｍｂｐｓ的非标准数据率ＭＩＩ，ＦＰＧＡ通过这两个ＭＩＩ和长距离以太 网收发器通信，接收和汇聚来自２２０米以外的数据采集系统的数据，数据采集系统的最高数据率为 ２４Ｍｂｐｓ，这些数据最后通过嵌入式ＣＰＵ的ＭＩＩ发送给ＣＰＵ。全部逻辑设计在Ｘｉｌｉｎｘ的ＸＣ３ＳｌＯＯＥ上 实现，通过基于Ｓ３ＣＡ５１０Ｂ的测试平台测试验证其正确性，在实际使用中效果良好。 关键词：ＦＰＧＡ；嵌入式ＣＰＵ ＭＩｌ；长距离以太网 中图分类号：ＴＰ２７４＋．２ 文献标识码： Ａ 文章编号：０２５８－０９３４（２０１０）０１－０２４３－－０４ 早期的嵌人式ＣＰＵ是各种类型的８位和 １６位单片机，近年来基于ＡＲＭ内核的３２位 处理器以其高性能、低价格，已经得到了广泛运 用。在具体工程应用中，经常出现嵌入式ＣＰＵ ＣＰＵ较多资源。ＭＡＣ（Ｍｅｄｉａ Ａｃｃｅｓｓ Ｃｏｎ－ ｔｒｏｌｌｅｒ）在嵌人式ＣＰＵ上比较常见，其通过 ＭＩＩ与ＰＨＹ（物理层）芯片进行数据交换，再由 缺乏合适的接口和外设进行通信的情况。现实 中一般使用ＦＰＧＡ扩展ＣＰＵ的接口来解决。 对于一些低速应用，可以扩展ＣＰＵ的ＵＡＲＴ 接￣Ｄ，２３，这种方法受到ＵＡＲＴ数据率的限制， 经常不能满足高速通信的要求。在一些高速应 用中，也有基于ＬＶＤＳ接口［３ ］的设计，但 ＬＶＤＳ接口在嵌入式ＣＰＵ中很少见。还有一 ＰＨＹ芯片把物理层的信号编解码之后进行传 输和接收。ＭＩＩ传输数据率能达到 １００Ｍｂｐｓ［引，为此我们采用ＦＰＧＡ将ＭＩＩ接口 扩展成高速的通信接口。嵌人式ＣＰＵ上的 ＭＡＣ控制器一般都带有ＤＭＡ和ＦＩＦＯ（或者 高速缓存），ＦＰＧＡ理论上可以作为主设备来 操作，从而节省了ＣＰＵ的资源。 本文做了这样的尝试，将一个数据率高达 １００Ｍｂｐｓ的ＭＩＩ扩展成两个４０Ｍｂｐｓ的ＭＩＩ。 种广泛使用的方法是将ＦＰＧＡ当作一个存储 器来操作，相当于扩展ＣＰＵ的ＳＲＡＭ接口。 使用两片长距离以太网物理层芯片接收采集系 统的数据。该设计使用Ｖｅｒｉｌｏｇ ＨＤＬ语言实 现，运行在Ｘｉｎｌｉｘ公司Ｓｐａｒｔａｎ３一Ｅ系列的 ＸＣ３Ｓ１００Ｅ匕。 文献［５］基于这种方法实现了数据率高达 ５００Ｍｂｐｓ的通信传输，但是这种方法中ＦＰＧＡ 作为从设备，存在ＣＰＵ参与过多的问题，特别 是很多低成本嵌入式ＣＰＵ的ｓＩ Ｍ控制器并 不包含ＤＭＡ或ＦＩＦＯ，这时通信就需要占用 １ ＭⅡ介绍 ＭＩＩ（Ｍｅｄｉｕｍ Ｉｎｄｅｐｅｎｄｅｎｔ ＩｎｔｅＨａｃｅ）是 收稿日期：２００９－０１－０９ 基金项目：国家自然科学基金资助项目（１０５０５０２０） 作者简介：郁专（１９８２一），男，江苏海门人。博士研 ＩＥＥＥ８０２．３规定的与介质无关的接口，负责 ＭＡＣ和以太网ＰＨＹ之间的通信。ＭＩＩ接口 一共有１６根信号线，可以分成发送信号线，接 ２４３ 究生，研究方向是高精度数据采集。 收信号线以及网络状态信号线三组。 发送信号线由发送时钟ＴＸ＿ＣＬＫ，数据线 ＴＸＤ［３：Ｏ］，发送使能Ｔ ＥＮ和发送错误ＴＸ —ＥＲ组成。 接收信号线由接收时钟ＲＸ．＿ＣＬＫ，数据线 —ＲＸＤ［３：Ｏ］，接收有效ＲＸ＿ＤＶ和接收错误ＲＸ ＥＲ组成。 图３系统拓扑图 ． 网络状态信号线包含载波侦听信号ＣＲＳ 果工作在十兆模式下，数据率显然达不到所要 和冲突信号ＣＯＬ。 求的２４Ｍｂｐｓ，而工作在百兆模式下，收发器的 图１和图２分别给出了ＭＩＩ接口的接收和 最大传输距离是２００米［７］，小于要求的２２０米。 发送时序。 ＶＸ ＣＬ￣ ＬＸＢ 图２ ＭＩＩ接收时序 通过ＭＩＩ接口发送一个完整的数据帧包 含以下五个部分［６］：帧间隔，前导段，帧起始符， 数据和帧结束符。其中帧起始符的比特序列为 １０１０１０１１，在逻辑实现中，可以通过寻找“５Ｄ” 这个关键字来判断数据帧的起始。 ２ ＭＩＩ扩展电路的设计 ２．１应用背景 本设计应用于某大型数据采集系统中，该 系统拓扑结构如图３所示。采集节点负责信号 的获取和数字化。采集节点间的距离是２２０ 米，每个节点的数据率为９６ｋｂｐｓ。交叉节点负 责汇总两边所有采集节点的数据。根据系统设 计要求，交叉节点两边最多各有２５０个采集节 点，每个节点的数据都向交叉节点汇聚，这样交 叉结点最多需要汇聚两个通道２４Ｍｂｐｓ的数 据。 考虑到采集节点间距离长达２２０米，同时 数据率高达２４Ｍｂｐｓ，我们选用长距离ＰＨＹ芯 片ＡＮＸ５８０２作为收发器。该收发器的标准传 输数据率是１０Ｍｂｐｓ和１００Ｍｂｐｓ［＂。收发器如 ２４４ 为了延长传输距离，可以降低ＡＮＸ５８０２的参 考时钟频率将其数据传输率由１００Ｍｂｐｓ降低 到４０Ｍｂｐｓ，形成一个非标准的传输速率。这 种方法还可以降低功耗［７］。由此我们给出了如 图４所示的设计方案，采集节点中，矸 Ａ通过 ４０Ｍｂｐｓ的ＭＩＩ接收和转发ＡＮＸ５８０２的数据。 交叉节点中，ＦＰＧＡ通过两个４０Ｍｂｐｓ的ＭＩＩ 接收 ５８０２的数据，将数据汇聚，再通过 １００Ｍｐｂｓ的ＭＩＩ发送给ＣＰＵ。 图４系统设计方案 ２．２硬件电路框图 根据系统设计要求，我们给出了如图５所 示的交叉节点硬件设计。 图５交叉节点设计框图 系统的硬件部分包含一片ＦＰＧＡ和两片 长距离ＰＨＹ芯片ＡＮＸ５８０２，在图５上分别标 记为ＡＮＸ５８０２Ａ和ＡＮＸ５８０２Ｂ。ＦＰＧＡ选用 Ｘｉｌｉｎｘ公司低成本系列Ｓｐａｒｔａｎ３一Ｅ中的 ＸＣ３Ｓ１００Ｅ。两块ＡＮＸ５８０２接收两边采集节 点汇聚的数据，接收时钟（ＭＩＩ—Ｒｘ—ＣＬＫ—Ａ和 沿，表明收到一个有效帧，标记ｆｉｆｏａ＿ｉｎｃ（ｆｉｆｏｂ— ＭＩＩ－＝ＲＸ ＣＬＫ－－Ｂ）为１０ＭＨｚ，对应的数据率为 ４０Ｍｂｐｓ，这样的数据率足够应付协议开销。 ＦＰＧＡ接收这两个非标准ＭＩ１接口的数据，将 ｉｎｃ）为１，指示ＦＩＦＯ＿Ａ（ＦＩＦＯ—Ｂ）里面帧的个 数需要加１。同时轮询检查两个ＦＩＦＯ里面帧 的计数是否为零，如果ＦＩＦＯ＿Ａ（ＦＩＦＯ＿Ｂ）中不 这两端的数据汇聚后通过标准的ＭＩＩ接口提 供给ＣＰＵ。 ２．３ Ｉ ＧＡ逻辑的工作流程 如图５所示，ＦＰＧＡ逻辑由两个异步ＦＩＦＯ （分别记为ＦＩＦＯ＿Ａ和ＦＩＦＯ＿Ｂ）和一个判决逻 辑构成。异步ＦＩＦＯ使用ＦＰＧＡ中的块状 ＲＡＭ实现，数据宽度是４ｂｉｔ，深度为２０４８。 ＡＮＸ５８０２在判决逻辑的控制下把数据写入到 异步ＦＩＦＯ中，同时判决逻辑读取ＦＩＦＯ，通过 标准ＭＩＩ接口将Ｆ１ＦＯ中的数据发送给ＣＰＵ。 ＦＩＦＯ的写时钟（图５中的ＭＩＬＲＸ—ＣＬＫ—Ａ和 ＭＩＬＲＸ—ＣＬＫ—Ｂ）由ＡＮＸ５８Ｏ２的接收时钟提 供，频率为１０ＭＨｚ，输人数据端和ＡＮＸ５８Ｏ２ 的ＲＸＤ相连。ＦＩＦＯ的读时钟ｒｄ—ｃｌｋ就是标 准ＭＩ１接口的接收时钟（图５中ＲＸＣＬＫ），该 时钟由本地晶振提供，频率为２５ＭＨｚ，ＦＩＦＯ的 输出数据端经过锁存后提供给标准ＭＩＩ接口 的ＲＸＤ信号线。判决逻辑提供读使能信号（ｒｄ —ｅｎ）和写使能信号（ｗｒ—ｅｎ）给异步ＦＩＦＯ，控制 其读写，实现两端数据的汇聚。 首先分析两片ＡＮＸ５８Ｏ２往ＦＩＦＯ的写数 据的过程。两个ＦＩＦＯ的写操作是独立的，现 以ＡＮＸ５８０２Ａ为例，ＡＮＸ５８０２Ｂ类似。逻辑 检测ＭＩＩ…ＲＸ ＤＶ Ａ信号，如果检测到ＭＩＩ— ＲＸ＿ＤＶ＿Ａ为高同时ＭＩＩ—ＲＸ—ＥＲ—Ａ为低，表 明收发器ＡＮｘ５８Ｏ２Ａ上有有效信号，使用状态 机读取ＭＩＩ—Ｒ 一Ａ上的数据并寻找关键字 “５Ｄ”，即帧起始符，找到帧起始符后，由于我们 事先定义数据帧的开头两个字节是“５７ ４Ａ”， 所以要接着使用状态机匹配这两个关键字，如 果匹配成功，表示之后是有效数据，给出写使能 信号ｗｒ＿ｅｎ，ＡＮＸ５８０２Ａ开始往ＦＩＦＯ写人数 据。如果检测到ＭＩＬＲＸ－ＤＶ－Ａ变回低，表明 ～帧结束，延迟６个时钟周期后撤销写使能信 号ｗｒ＿ｅｎ，这样保证帧之间的间隔。 下面分析从ＦＩＦＯ读取数据转发到标准 ＭＩ１接口的过程。判决逻辑需要决定从哪个 ＦＩＦＯ读取数据，为此我们维持两个计数器分 别统计两个ＦＩＦｏ里帧的个数，如果检测到 ＭＩＬＲＸ ＤＶ—Ａ（或ＭＩＩ—ＲＸ—ＤＶ—Ｂ）的下降 为空，那么从ＦＩＦＯ＿Ａ读数，给出ｒｄ＿ｅｎａ信号， 标记下次需要轮询ＦＩＦＯ—Ｂ（ＦＩＦＯ—Ａ）以及标 记ｆｉｆｏａ＿ｄｅｃ（ｆｉｆｏｂ—ｄｅｃ）为１，指示对应的计数 器需要减１。这样的轮询机制保证两个ＦＩＦＯ 能被公平得轮询到。 根据ｆｉｆｏａ—ｉｎｃ（ｆｉｆｏｂ—ｉｎｅ）和ｆｉｆｏａ—ｄｅｃ（ｆｉ— ｆｏｂ＿ｄｅｃ）对计数器进行如下调整：如果ｆｉｆｏａ— ｉｎｃ为０且ｆｉｆｏａ＿ｄｅｃ为０，ＦＩＦｏ－Ａ帧计数器值 不变；如果ｆｉｆｏａ—ｉｎｃ为１且ｆｉｆｏａ—ｄｅｃ为１， ＦＩＦＯ Ａ帧计数器值不变；如果ｆｉｆｏａ—ｉｎｃ为０ 且ｆｉｆｏａ＿ｄｅｃ为１，ＦＩＦＯ＿Ａ帧计数器值加１；如 果ｆｉｆｏａ．＿ｉｎｃ为ｌ且ｆｉｆｏａ—ｄｅｃ为０，ＦＩＦｏ＿Ａ帧 计数器值减１。 对ＦＩＦＯ＿Ｂ的帧计数器进行类似操作。 逻辑选定ＦＩＦＯ读数后，会给出读使能信 号（ｒｄ＿ｅｎａ或ｒｄ—ｅｎｂ），读取ＦＩＦＯ中的内容并 且寻找帧起始符，即匹配关键字“５Ｄ”，找到 “５Ｄ”后撤销读使能信号，依照ＩＥＥＥＳ０２．３协议 向标准ＭＩＩ接口发送前导码和帧起始符，发送 完毕后再给出读使能信号，接着从ＦＷＯ中读 出本帧的长度，并依照这个长度发送整个帧，发 送完整个帧后，延迟８个时钟周期再撤销写使 能信号ｗｒ ｅｎ，保证数据帧之间的间隔。 通过上面的操作，我们实现了两端数据的 接收和汇聚。 ３实现与测试 逻辑使用Ｖｅｒｉｌｏｇ ＨＤＬ语言实现，Ｍｏｄｅｌ— Ｓｉｍ仿真，仿真无误后，将逻辑烧写到 ＸＣ３Ｓ１００Ｅ中。测试配置如图６所示。 … ……： 图６测试示意图 ２４５ 图６中的测试接收板包含一块１２８Ｍｂｉｔ的 ＳＤＲＡＭ，ＣＰＵ选用的是Ｓａｍｓｕｎｇ公司ＡＲＭ７ 系列￥３Ｃ４５１０Ｂ，其工作频率是５０ＭＨｚ，自带 ＭＡＣ。 ＧＡ将数据率为１００Ｍｂｐｓ的ＭＩＩ接口扩展成 两个４０Ｍｂｐｓ的非标准数据率ＭＩＩ，实现了嵌 入式ＣＰＵ和两路远距离数据采集系统之间的 高速通信。事实上，利用ＦＰＧＡ丰富的接口， 在本设计的基础上可以很容易地将ＭＩＩ扩展 成其他通信接口。 参考文献： 测试流程如下：ＰＣ机通过串口发送采集命 令给接收测试板，接收测试板再通过交叉节点 的４８５总线将采集命令发送给仿真节点，仿真 节点用于模拟多个采集节点产生的数据流。两 的数据帧，通过４０Ｍｂｐｓ的非标准ＭＩＩ接口发 送给交叉节点，交叉节点接收这些数据帧后将 数据汇聚到标准ＭＩＩ接口给ＣＰＵ，ＣＰＵ中 姚东苹．用ＦＰＧＡ实现异步串口与同步串 个仿真节点收到采集命令后分别产生固定个数 ［１］李文亮，口的转换［Ｊ］．电子工程师，２００７，３３（１１）：５２—５３． Ｅ２］陈柄权．基于ＦＰＧＡ器件的ＲＳ２３２－－Ｃ接口设计及 其扩展ＥＪ］．攀枝花学院学报，２００６，２３（５）：１０６— １０９． 控制器的ＤＭＡ操作将数据帧存储到 ＳＤ ，仿真节点发送完毕后，ＣＰＵ接收并统 计帧的个数，统计结果通过串口发送给ＰＣ机。 如果接收到的帧个数等于两个仿真节点产生个 数的总和，表明逻辑运行正常。我们测试了两 边仿真节点以全速率４０Ｍｂｐｓ发送的情况，测 试结果表明ＣＰＵ能够接收这８０Ｍｂｐｓ的数据， 验证了逻辑设计的正确性。本设计最后使用在 该数据采集系统的样机系统上，运行正常。 Ｅ３３金鹏，邓欣，宋万杰，吴顺君．Ｆｆ （４）：４４—４７． 与ＤＳＰ的高速 通信接口设计与实现［Ｊ］．电子技术应用，２００７，２３ ［４］刘飞字．基于ＦＰＧＡ的高速通信接口设计［Ｊ］．实 验科学与技术，２００５，３：ｌ１３—１１４． ［５］黄圣春，习勇，魏急波，赵海涛．基于ＭＰＣ８２６０和 ＦＰＧＡ的ＤＭＡ接口设计［Ｊ］．单片机与嵌入式系 统应用，２００７，９：２３—２６． ［６］ＩＥＩ￣Ｅ Ｃｏｍｐｕｔｅｒ Ｓｏｃｉｅｔｙ．ＩＥＥＥ ８０２．３ 一２００５ ＳＥＣＴＩＯＮ Ｔｗｏ［ｓ］．２００５．１２．１２． ４总结 本文介绍了一种基于嵌入式ＣＰＵ的ＭＩＩ 扩展高速通信接口的新方法，设计中利用ＦＰ— ［７］Ａｎａｌｏｇｉｘ Ｓｅｍｉｃｏｎｄｕｃｍｒ，Ｉｎｃ．ＡＮＸ５８０２ Ｄａｔａ Ｓｈｅｅｔ［Ｒ］．２００５．１ １． ＦＰＧＡ Ｂａｓｅｄ Ｉｍｐｌｅｍｅｎｔａｔｉｏｎ ｏｆ ｔｈｅ Ｃｏｍｍｕｎｉｃａｔｉｏｎ Ｉｎｔｅｒｆａｃｅ ｂｅｔｗｅｅｎ ＣＰＵ ａｎｄ ＭｕＪｔｊ—ＭＩＩ ＹＵ Ｚｈｕａｎ，ＷＡＮＧ Ｂｉｎｇ，ＷＵ Ｊｉｅ （Ｄｅｐａｒｔｍｅｎｔ ｏｆ Ｍｏｄｅｍ Ｐｈｙｓｉｃｓ，ＵＳＴＣ，Ｈｅｆｅｉ ２３００２６，Ｃｈｉｎａ） Ａｂｓｔｒｍｔ：Ｃｏｍｍｕｎｉｃａｔｉｏｎ ｉｎｔｅｒｆａｅｅ ｂｅｔｗｅｅｎ ｅｍｂｅｄｄｅｄ ＣＰＵ ａｎｄ ｔｗｏ ｃｈａｎｎｅｌ ｄａｔａ ａｅｑｕｉｓｉｔｉｏｎ ｓｙｓｔｅｍｓ ｗａｓ ｉｍｐｌｅｍｅｎｔｅｄ ｂａｓｅｄ ｏｎ ＦｐＧ八Ｔｈｅｓｅ ｔｗｏ ｅｈａｎｌ２ｅｌ ｄａｔａ ａｃｑｕｉｓｉｔｉｏｎ ｓｙｓｔｅｍｓ ｗｅｒｅ ２２０ ｍｅｔｅｒｓ ａｗａｙ ａｎｄ ｔｈｅ ｐｅａｋ ｄａｔａ ｒａｔｅ ｗａｓ ２４Ⅳｆｂｐｓ ｐｅｒ ｃｈａｎｎｅＬ ＦＰＧＡ ｗａｓ ｕｓｅｄ ｔｏ ｅｘｐａｎｄ ｅｍｂｅｄｄｅｄ ＣＰＵ＇ｓ ＭＩＩ（Ｍｅｄｉａ Ｉｎｄｅ－ ｐｅｎｄｅｎｔ Ｉｎｔｅｒｆａｃｅ）ｉｎｔｏ ｔｗｏ １ ｗｈｉｅｈ ｗｏｒｋｅｄ ａｔ ａ ｎｏｎｓｔａｎｄａｒｄ ｂｉｔ ｒａｔｅ（４０Ｍｂｐｓ）．ｃｏｍｍｕｎｉｃａｔｅｄ ｗｉｔｈ ｔｗｏ ｌｏｎｇ ｒａｎｇｅ Ｅｔｈｅｍｅｔ ｔｒａｎｓｃｅｉｖｅｒ ａｎｄ ｒｅｃｅｉｖｅｄ ｄａｔａ ｆｒｏｍ ｔｈｅｓｅ ｔｗｏ ｅｈａｎｎｅｌ ｄａｔａ ａｃｑｕｉｓｉｔｉｏｎ ｓｙｓｔｅｍｓ． Ｔｈｅ ｄａｔａ ｗａｓ ｍｅｒｇｅｄ ｂｙ ＦＰＧＡ ｎｄ ａｔｒｎｓａｍｉｔｔｅｄ ｔＯ ｅｍｂｅｄｄｅｄ ＣＰＵ ｔｈｒｏｕｇｈ ＣＰＵ＇ｓ ＭＩＬ Ｔｈｅ ｗｈｏｌｅ ｌｏｇｉｃ ｄｅｓｉｇｎ ｗａｓ ｉｍｐｌｍｅｎｔｅｅｄ ｉｎ Ｘｉｌｉｎｘ＇ｓ ＸＣ３ＳＩＯＯＥ ｄｅｖｉｃｅ．ｖｅｒｉｆｉｅｄ ｏｎ ｔｈｅ ｈａｒｄｗａｒｅ ｔｅｓｔ ｐｌａｔｆｏｒｌＴｌ ｂａｓｅｄ Ｏｉｌ ａｎ ＡＲＭ ｅｈｉｐ（Ｓ３ＣＡ５１０Ｂ）ａｎｄ ｗｏｒｋｅｄ ｗｅｌｌ ｉｎ ｐｒａｃｔｉｃｅ． Ｋｅｙ ｗｏｒｄｓ：ｎ Ａ，ｅｍｂｅｄｄｅｄ ＣＰＵ，ＭＩＩ，Ｌｏｎｇ ｒａｎｇｅ Ｅｔｈｅｒｎｅｔ ２４６