２０１１年９月１５日 现代电子技术 Ｓｅｐ．２０１１ 第３４卷第１８期 Ｍｏｄｅｒｎ Ｅｌｅｃｔｒｏｎｉｃｓ Ｔｅｃｈｎｉｑｕｅ ＶｏＩ＿３４ ＮＯ．１８ ＵＳＢ ３．０中８ ｂ／１ ０ ｂ编解码器的设计 徐进，马 琪 （杭州电子科技大学微电子ＣＡＤ研究所，浙江杭州 ３１００３７） 摘 要：为了在ＵＳＢ ３．０中实现数据的８ ｂ／１０ ｂ编解码，采用了查找表法和组合逻辑相结合的方法，把８ ｂ／ｌＯ ｂ编解码 分解成５ ｂ／６ ｂ编解码和３ ｂ／４ ｂ编解码，用Ｖｅｒｉｌｏｇ ＨＤＬ语言实现了算法的描述，并通过了Ｍｏｄｅｌｓｉｍ仿真，然后在ＦＰＧＡ 上实现了具体的硬件电路。采用５００ ＭＨｚ的时钟信号，经过测验满足了ＵＳＢ ３．０的传输速率５ Ｇｂ／ｓ。该创新方法使用了 少量逻辑，实现了８ ｂ／１０ ｂ编解码器，并且满足ＵＳＢ ３．０高速数据传输的要求。 关键词：ＵＳＢ ３．０；８ ｂ／１０ ｂ编解码；ＲＴＬ设计；仿真验证 中图分类号：ＴＮ４９２—３４ 文献标识码：Ａ 文章编号：１００４—３７３Ｘ（２Ｏｌ１）１８—０００９—０３ Ｄｅｓｉｇｎ ｏｆ ８ ｂ／ｌＯ ｂ ＣＯＤＥＣ ｉｎ ＵＳＢ３．０ Ｘｕ Ｊｉｎ，ＭＡ Ｑｉ （Ｍｉｃｒｏｅｌｅｃｔｒｏｎｉｃｓ ＣＡＤ Ｉｎｓｔｉｔｕｔｅ，Ｈａｎｇｚｈｏｕ Ｄｉａｎｚｉ Ｕｎｉｖｅｒｓｉｔｙ，Ｈａｎｇｚｈｏｕ ３１００３７，Ｃｈｉｎａ） Ａｂｓｔｒａｃｔ：Ｉｎ ｏｒｄｅｒ ｔＯ ａｃｈｉｅｖｅ ｔｈｅ ８ ｂ／ｌＯ ｂ ｄａｔａ ｃｏｄｉｎｇ ａｎｄ ｄｅｃｏｄｉｎｇ ｉｎ ｔｈｅ ＵＳＢ３．０ ｓｙｓｔｅｍ，ａ ｍｅｔｈｏｄ ｏｆ ｃｏｍｂｉｎｉｎｇ ｔｈｅ ｌｏｏｋｕｐ ｔａｂｌｅ ｍｅｔｈｏｄ ａｎｄ ｔｈｅ ｃｏｍｂｉｎａｔｉｏｎａｌ ｌｏｇｉｃ ｉｓ ａｄｏｐｔｅｄ ｔｏ ｄｅｃｏｍｐｏｓｅ ｔｈｅ ８ ｂ／ｌｏ ｂ ＣＯＤＥＣ ｉｎｔｏ ５ ｂ／６ ｂ ａｎｄ ３ ｂ／４ ｂ ＣＯ— ＤＥＣ．Ｔｈｅ ａｌｇｏｒｉｔｈｍ ｄｅｓｃｒｉｐｔｉｏｎ ｉｓ ｒｅａｌｉｚｅｄ ｂｙ Ｖｅｒｉｌｏｇ ＨＤＬ １ａｎｇｕａｇｅ．Ｍｏｄｅｌｓｉｍ ｓｉｍｕｌａｔｉｏｎ ｗａｓ ｐｅｒｆｏｒｍｅｄ．Ａ ｓｐｅｃｉｆｉｃ ｈａｒｄ— ｗａｒｅ ｃｉｒｃｕｉｔ ｗａｓ ａｃｈｉｅｖｅｄ ｉｎ ＦＰＧＡ．Ｔｈｅ ｔｅｓｔｉｎｇ ｒｅｓｕｌｔ ｉｎｄｉｃａｔｅｓ ｔｈａｔ ｉｔ ｃａｎ ｍｅｅｔ ｔｈｅ ｔｒａｎｓｍｊｉｓｓｉｏｎ ｒａｔｅ ｏｆ ５ Ｇｂ／ｓ ｃｏｎｆｉｎｅｄ ｂｙ ＵＳＢ３．０ ｄｕｅ ｔＯ ｔｈｅ ａｐｐｌｉｃａｔｉｏｎ ｏｆ ５００ＭＨｚ ｃｌｏｃｋ ｓｉｇｎａ１．Ｔｈｉｓ ｉｎｎｏｖａｔｉｖｅ ｍｅｔｈｏｄ ｕｓｅｓ ａ ｓｍａｌｌ ａｍｏｕｎｔ ｏｆ ｌｏｇｉｃ ｔＯ ａｃｈｉｅｖｅ ｔｈｅ ８ ｂ／１０ ｂ ＣＯＤＥＣ ａｎｄ ｍｅｅｔ ｔｈｅ ｈｉｇｈ—ｓｐｅｅｄ ｄａｔａ ｔｒａｎｓｍｉｓｓｉｏｎ ｒｅｑｕｉｒｅｍｅｎｔｓ ｏｆ ＵＳＢ３．０． Ｋｅｙｗｏｒｄｓ：ＵＳＢ３．０；８ ｂ／ｌＯ ｂ Ｃ０ＤＥＣ；ｄｅｓｉｇｎ ｏｆ ＲＴＬ；ｓｉｍｕｌａｔｉｏｎ ａｎｄ ｖｅｒｉｆｉｃａｔｉｏｎ ０ 引 言 Ｋ…表示，其中ｚ表示与８ ｂ的低５位（ＥＤｃＢＡ）对应的 十进制数值；ｙ表示与８ ｂ的高３位（ＨＧＦ）对应的十进 ８ ｂ／ｌＯ ｂ是目前许多高速串行总线采用的编码机 制数值。发送端在编码时，根据编码表将低５位变成 制，如ＵＳＢ ３．ｏ，１３９４ｂ，Ｓｅｒｉａｌ ＡＴＡ，ＰＣＩ Ｅｘｐｒｅｓｓ，Ｉｎｆｉ－ ６位，高３位变成４位。编码完成后，将１０ ｂ的并行字 ｎｉ—ｂａｎｄ，Ｆｉｂｅｒ Ｃｈａｎｎｅｌ，Ｒａｐｉｄ１０等总线或网络。８ ｂ／ 符转换成串行发送出去。接收端在解码时先进行串并 １０ ｂ编码方式最初由ＩＢＭ公司于１９８３年发明并应用 转换得到１０ ｂ字符，再将该字符分解成６ ｂ和４ ｂ，根 于ＥＳＣ０Ｎ（２００Ｍ互连系统），发表Ａ１ Ｗｉｄｍｅｒ和Ｐｅｔｅｒ 据相应编码表看是否有效，最后完成解码。编解码转换 ＦｒａｎａｓｚｅｋＩＢＭ刊物的“研究与开发”。８ ｂ／１０ ｂ编解码 流程如图１所示。 之所以能得到广泛的运用，主要有以下优点：采用嵌人 Ｔｒａｎｓｍｉｔ Ｒｃｃｃｉｖｃ 式时钟，可保持ＤＣ平衡；能够更加有效地检测错误；隔 ｔ ＴＸ（７ ０＞Ｃｏｎｔｒｏｌ＜Ｚ＞ ＲＸ（７ ０＞．Ｃｏｎｔｒｏｌ＜Ｚ＞ 离数据码元和控制码元。 ＭＳＢ ｔ Ｉ ＬＳＢ １ ＵＳＢ ３．０中的８ ｂ／ｌＯ ｂ编解码原理 叵区压Ⅱ互正圈曰 曰 Ｔ ８ ｂ．Ｃｏｎｔｒｏｌ 仃Ｏｌ Ｈ，Ｇ，Ｆ，Ｅ，Ｄ，Ｃ，Ｂ，Ａ，Ｚ Ｈ，Ｇ，Ｆ，Ｅ，Ｄ，Ｃ，Ｂ，Ａ，Ｚ 在ＵＳＢ ３．０分层结构中，发送端先对数据或者控 制字（Ｋ）加扰，然后把加扰后的８ ｂ数据编码成１０ ｂ发 送出去；接收端先把接收到的１０ ｂ数据进行解码得到 ８ ｂ数据，然后再解扰得到原始数据。 ８ ｂ／１０ ｂ编码包含对２５６个数据字符和１２个控制 字符的编码＿１］。数据字符和控制字符分别用 ． 和 十 图１ ８ ｂ／ｌＯ ｂ编解码转换图 收稿日期：２０１１－０４—１１ １Ｏ 现代电子技术 ２０１ １年第３４卷 不平衡度ｄｉｓｐ（ｄｉｓｐａｒｉｔｙ）表示编码后１个码字中“１” 数目与“０”的数目差。“１”用＋１表示，“Ｏ”用一１表示，码 字中的所有“＋１”与“一１”之和就是ｄｉｓｐ。８ ｂ／１０ ｂ编码 的ｄｉｓｐ取３种状态：“＋２”（６个１与４个０），“０”（５个０ 与５个１），“一２”（６个０与４个１）。而运行不一致ＲＤ （Ｒｕｎｎｉｎｇ Ｄｉｓｐａｒｉｔｙ）是一个二进制参数，只有正、负２种 状态，用于编码模式控制。在８ ｂ／１０ ｂ编码表中，ｌＯ ｂ字 符分为２种码表（ＲＤ一和ＲＤ＋）。编码过程中，通过对 ＲＤ值正负的判断来选择对应码表，如果当前ＲＤ为负 （ＲＤ一），编码器会在ＲＤ一编码表中选择对应值输出，并 且检测对应输出的ｌＯ ｂ值的ｄｉｓｐ，如果ｄｉｓｐ一０，则ＲＤ不 变保持ＲＤ一，否则ＲＤ值变为ＲＤ十；如果当前ＲＤ为正 （Ｉ ＋），则在ＲＤ＋编码表中选择对应值输出，并且检测 输出值对应的ｄｉｓｐ，如果ｄｉｓｐ＝０，则ＲＤ不变保持ＲＤ＋， 否则ＲＤ变为负ＲＤ－。总之，在ｄｉｓｐ为正或者负时，ＲＤ 发生交替变换，这种方法是为了使０和１分布更均匀，减 小差分信号的直流分量。 ２ ８ ｂ／ｌＯ ｂ编码器的设计 ８ ｂ／ｌＯ ｂ编码器是把８ ｂ数据输入拆成低５位和 高３位分别进行５ ｂ／６ ｂ和３ ｂ／４ ｂ编码，根据编码表 执行编码。因为其中有些特殊的３ ｂ／４ ｂ编码 ］，所以 需要一个特殊３ ｂ／４ ｂ编码模块。编码后数据通过ＲＤ 控制模块选择输出，并且把此时的ＲＤ状态反馈给下一 轮编码。对于８ ｂ控制输入，由于Ｋ控制编码只有 ｌ２种有效，所以需要一个对无效Ｋ码的识别模块。因 此，编码器分为５个模块：５ ｂ／６ ｂ编码、３ ｂ／４ ｂ编码、 特殊３ ｂ／４ ｂ编码、无效Ｋ码检测、ＲＤ—ｃｏｎｔｒｏｌｌｅｒ，前 ４个部分在ＲＤ—ｃｏｎｔｒｏｌｌｅｒ的控制下进行并行编码，如 图２所示。图中，ｋｉｎ为８ ｂ控制输入，ｄａｔａ—ｉｎ为８ ｂ数 据输入。由于ＵＳＢ ３．Ｏ传输速度为５ Ｇｂ／ｓ，编码器ｅｌｋ 为５００ ＭＨｚ。 ｓ 编码 竺竺 ４ ｂ） — Ｌ————————Ｊ ＲＤ ＣＯｎｔＴＯＩ１ｅｒ ＿￣ ｓｐ ＿４ｂ ＿ＲｋＤＮＰ：－ 图２ 编码器结构框图 ５ ｂ／６ ｂ编码模块、３ ｂ／４ ｂ编码模块对输入的８ ｂ 数据输入分为低５位和高３位进行并行编码，输出６ ｂ 和４ ｂ数据构成ｌＯ ｂ编码，而输出ｄｉｓｐ一６ｂ，ｄｉｓｐ一４ｂ足 ６ ｂ和４ ｂ数据的不平衡度。 由于在８ ｂ／１０ ｂ转换表中，８ ｂ数据输入商３位为 “１１１”、低五位分别为“０１０１１”，“０１ １０１”，“０ｌ１１０”， “１０００１”，“１００１０”，“１０１００”时，输出的４ ｂ是特殊情况， 特殊３ ｂ／４ ｂ编码模块就是完成对这几种特殊情况输 出，输出ｓｐ一４ｂ—ＲＤＮ和ｓｐ一４ｂ—ＲＤＰ是特殊编码的不 平衡度。 当８ ｂ输入是控制Ｋ码时，控制码只有１２种［ 足 有效的，无效Ｋ码检测模块就是检测输入的控制码是 否有效，如果无效输出ｉｎｖａｌｉｄ—ｋ一１，如果有效则输出 ｉｎｖａｌｉｄ—ｋ一０。 ＲＤ控制模块 除了将编码后数据选择输出，主要 是根据ｄｉｓｐ一６ｂ，ｄｉｓｐ一４ｂ，ｓｐ一４ｂ—ＲＤＮ和ｓｐ一４ｂ—ＲＤｔ 来跟新当前ＲＤ值，并反馈到下一轮编码的ＲＤ输入， 保持差分信号传输的直流平衡。 ３ ８ ｂ／１０ ｂ解码器的设计 ８ ｂ／１０ ｂ解码器接收到的数据是ｌＯ ｂ，根据８ ｂ １０ ｂ解码原理，把ｌＯ ｂ数据分开为低６ ｂ和高４ ｂ，然后 分别对低６位和高４位进行解码，划分为２个模块６ ｂ／ ５ ｂ解码、４ ｂ／３ ｂ解码。这些１０位的数据分为特殊 Ｋ字符和有效数据字符，特殊Ｋ字符是控制字符。解 码器结构０一。 如图３所示，分为４个模块：６ ｂ／５ ｂ解码， ４ ｂ／３ ｂ解码，无效码检测、不平衡度检测［＿６］。 图３ 解码器结构框图 ６ ｂ／５ ｂ解码和４ ｂ／３ ｂ解码模块根据编码表，选择 输入１０ ｂ数据对应输出５ ｂ或３ ｂ。当高４位为 “１００１”，“０ｌｌＯ”，“１０１０”，“０１０１”时，数据字符和控制字 符其对应的输出是不同的；并且高４位为“０００ｌ”， “１１１０”时也是特殊情况。输入１０ ｂ数据中有ｌ ０２４个 数据ｌ＿７］，有４４０个有效数据字符，２４个控制字符，还有 ５６０个错码。当输入为错码时，无效码检测模块会检测 出错，输出１个ｅｒｒｄｅｔｅｃｔ。不平衡度检测模块主要是根 据前面模块输出的ｄｉｓｐ和当前的ｄｉｓｐ（ｃｕｒｒｅｎｔ—ｄｉｓｐ）， 判断解码是否发生错误。当ｄｉｓｐ一４ ｂ一０时，ｄｉｓｐ— 第１８期 徐进等：ＵＳＢ ３．０中８ ｂ／１０ ｂ编解码器的设计 １１ ６ ｂ！一０，则ｃｕｒｒｅｎｔ—ｄｉｓｐ应该等于ｄｉｓｐ一６ ｂ，如果不等 则发生错误。即要保持不平衡度在“＋２，０，一２”三个值 中变化，超出则发生编码错误。 ４仿真分析 ５ 结 语 本文采用的分块编解码方法，使用了少量的逻辑完 成了８ ｂ／１０ ｂ编解码器设计。该编解码器在ＵＳＢ ３．０ 数据传输中能够得到很好的运用，满足了ＵＳＢ ３．０高 速数据传输的要求。 参考文献 本文完成了８ ｂ／１０ ｂ编解码器的ＲＴＬ设计，并在 Ｍｏｄｅｌｓｉｍ上进行功能仿真嘲。编码、解码的仿真波形 图４，图５所示。 ［１］Ｈｅｗｌｅｔｔ—Ｐａｃｋａｒｄ Ｃｏｍｐａｎｙ，Ｉｎｔｅｌ，ＮＥＣ，ｅｔ ａ１．Ｕｎｉｖｅｒｓａｌ ｓｅｒｉａｌ ｂｕｓ ３．０ ｓｐｅｃｉｆｉｃａｔｉｏｎ ｒ Ｒ］．ＵＳＡ：Ｈｅｗｌｅｔｔ—Ｐａｃｋａｒｄ Ｃｏｍｐａｎｙ，２００８． 图４编码器的仿真波形 ［２］［美］ＢＵＤＲＵＫ Ｒ，ＡＮＤＥＲＳＯＮ Ｄ，ＳＨＡＮＬＥＹ Ｔ．ＰＣＩ Ｅｘ— ｐｒｅｓｓ系统体系结构标准教材ＥＭ］．田玉敏，译．北京：电子工 业出版社，２００５． ［３］ＡＤＥＲＳＯＮ Ｄｏｎ．ＵＳＢ系统体系［Ｍ］．２版．北京：中国电力 出版社，２００７． ｒ４］ＣＲＵＩＣＫＳＨＡＮＫ Ｈ，ＳＵＮ Ｚ，ＦＡＮ Ｚ．Ｕｎｉｖｅｒｓａｌ ｓｅｒｉａｌ ｂｕｓ ｉｍｐｌｅｍｅｎｔａｔｉｏｎ ｉｎ ａｎ ｉｎｔｅｇｒａｔｅｄ ａｃｃｅｓｓ ｃｈｉｐ ｆｏｒ ＩＳＤＮ［Ｊ］． 图５ 解码器的仿具波形 ＩＥＥ Ｐｒｏｃ．Ｃｏｍｍｕｎｉｃａｔｉｏｎ，２００１，１４８：２０７—２１ｔ． 图６是编解码联调＿ｇ］的仿真波形，可以看出输入的 数据经过编码器编码成１０ ｂ的数据，然后在经过解码 Ｅｓ］王福昌，熊兆飞，黄本雄．通信原理［Ｍ］．北京：清华大学出 版社，２００６． 器所还原的数据跟之前输入的数据一样，说明编解码功 能正确，并且最高的工作频率＿ｌ。。能够达到５００ ＭＨｚ，满 足ＵＳＢ ３．０的数据传输速度。 ［６］林锦棠．８ ｂ／１０ ｂ编解码器在ＰＣＩ Ｅｘｐｒｅｓｓ总线中的实现 ［Ｊ］．微计算机信息，２００８，２４（３）：１４０—１４２． ［７］李宥谋．８ ｂ／１０ ｂ编码器的设计及实现［Ｊ］．电视技术，２００５ （３）：７９—８０． ［８］夏宇闻．Ｖｅｒｉｌｏｇ数字系统设计［Ｍ］．２版．北京：北京航空航 天大学出版社，２００８． ［９］林丰成，竺红兰，李立．数字集成电路设计与技术［Ｍ］．北 京：科学出版社，２００８． ［１０］ＳＨＯＣＫＬＥＹ ｗ－１１ｉａｍ．Ｈｏｗ ｗｅ ｂｕｉｌｔ ｔｈｅ ｔｒａｎｓｉｓｔｏｒ［Ｍ］． 图６编解码联调的仿真波形 ｒＳ．１．］：Ｎｅｗ Ｓｃｉｅｎｔｉｓｔ，１９７２． 作者简介：徐进 男，１９８５年出生，硕士研究生。研究方向为集成电路设计与ＥＤＡ技术。 严君、ｆ‘、 英人、路义玲编菩定价：５８元 本书系统地介绍ｒ学好无线电技术所必需的基础理论和基本技能。内容包括无线电、电了产品 的设计步骤，元器件选择的原则及方法，整机组装 调试，常见故障 榆修等。这些技能和方法都 是经过提炼和浓缩的，特别适合零起点的无线电爱好者，读者按照书中介绍的步骤及方法，就能一 步一步达到目的，逐步成为行家里于。 书中涉及的无线电技术内容令面、深入浅Ⅲ、图文并茂、实用性强，儿中的方法和技巧都足从 实际１：作绛验中总结出来的，对读者具有一定的指导和帮助作用。 奉书适合业余无线ｌ乜爱好者、＿乜子技术初学者 读，也可作为从事通信、ＩＵ气维修等技术人员 的参考用书。 以上图书由化学＿Ｔ－业出版社电气分社出版。更多的专业图书信息，请登录ＷＷＷ．ｃｉＰ．ｔｏｍ．ｃｎ。 如要出版新著，请与编辑联系。 地址：北京市东城区青年湖南街１ ３号（１０００１Ｉ） 邮购电话：Ｏ１０—６４ ５１９６８ ３／５ 编辑：０１０—６４ ５１９２６２，ｓｈ—ＣｉＰ一２００４￣１６３．ｔｏｍ