1. Allegro中我设置了highlight的颜⾊为⽩⾊，但选中后颜⾊是⽩蓝相间的，很不⽅便查看。是什么地⽅需要设置，哪位⼤虾告诉哈我？
答：setup/user preferences/display/display_nohilitefont 这个选项打勾就⾏了。2. 不⼩⼼按了Highlight Sov后部分线⾼亮成⽩⾊，怎样取消？
答：这个是⽤来检查跨分割的，取消的办法是：如果是4层板的话，在电源层跟地层都铺上地⽹络，然后再按Highlight Sov刷新即可。
3. 如何更改Highlight⾼亮默认颜⾊？
答：可以在Display->Color/Visibility->Display->Temporary Highlight⾥修改即可，临时修改颜⾊可以点Display->Assign Color来实现。
4. 如实现Highlight⾼亮部分⽹络，⽽背景变暗，就像Altium Designer那样？
答：可以在Display->Color/Visibility->Display->Shadow Mode打开该模式，并且选中Di m active layer即可。5. 快速切换层快捷键
答：可以按数字区⾥的“-”或“+”来换层。
6. OrCAD跟Allegro交互时，出现WARNING [CAP0072] Could not find compone nt to highlight错误等？
答：OrCAD输出⽹表，Allegro导⼊⽹表，确保两者对的上号，然后在Orcad选中元件，再右键Editor Select，即可在Allegro中选中该元件；反过来，在Allegro中要先Highlight某元件，在Orcad中变会选中该元件。
1.ORcad :⾸先打开orcad和allegro分别占1/2的窗⼝界⾯。然后orcad中 Tools/creatn etlist/PCB Editor中Create PCB EditorNetlist下的Options中设置导出⽹表的路径。然后确定导出⽹表。
2.Allegro:Files/Import/Logic/ 最底下的Import directory中设置刚才导出⽹表的路径。然后导⼊即可，只要不出现error即可。3.操作互动：⾸先在allegro中选中⾼亮display/Highlight，然后到orcad中选中⼀个元件或者引脚哪么对应的allegro中旧⾼亮显⽰了。当然了选中Dehighlight就可以不⾼亮显⽰了。7. 关于盲孔及埋孔B/B Via的制作⽅法？
答：可先制作通孔Thru via，然后Setup->B/B via definitions->Define B/B via，如下图，完成后，再在Constraint Manager->Physical->all layers->vias⾥添加B/B Via即可。
8. 在⽤Router Editor做BGA⾃动扇出时，遇到提⽰⽆法找到xxx解决⽅法？答：路径⾥不能有中⽂或者空格。
9. 在制作封装时,如何修改封装引脚的PIN Number？答：Edit->Text，然后选中PIN Number修改即可。
10. 对于⼀些机械安装孔，为什么选了pin后，选中⽼是删除不了？
答：因为这些Mechanical Pin属于某个Symbol的，在Find⾥选中Symbols，再右键该机械孔，点Unplace Component即可。11. 在OrCAD⾥⽤Off Page Connector为什么没起到电⽓连接的作⽤？答：先科普下：
1.off_page connector确实是⽤在不同页间⽐较合适，同⼀页中可以选择⽤连线，总线或者Place net alias来连通管脚，没有见过在同⼀页中⽤off_page connector的。
2.off_page connector在电⽓特性上是没有⽅向性的，但是在制图时，为了⼈看⽅便，所以使⽤的双向信号和单向信号的符号还是不同的，这是为了让⼈知道它是输⼊还是输出。电⽓特性的连接是在芯⽚做原理图封装时，对管脚定义时形成的。原因分析：Off Page Connector⽤于平坦式电路图中多页⾯原理图电⽓连接（这些原理图必须从属于同⼀个Parent SheetSymbol）。如下图所⽰才算同⼀个Parent sheet symbol。
12. 如何将两块电路板合成⼀块？
答：先将电路板A导出成Sub-drawing，然后电路板B再导⼊该Sub-drawing，同时原理图也合成⼀个原理图，完后创建⽹表Netlist，电路板B再导⼊该Netlist，此时电路板B存在⼀些未名的器件和已名的器件，因为导⼊Sub-drawing元件布局跟连线都跟原来的保持⼀致，但是去掉了电路板A中元件的⽹表信息的，⽽导⼊该Netlist则导⼊了⽹表信息，为了利⽤原来的元件布局，可⽤Swap->Component命令来交换元件⽹表信息⽽保持原来的布局不变。13. 元件封装中的机械安装孔Mechanical Symbol？
答：使⽤Allegro PCB Design XL的Package symbol模板建⽴⼀个元件封装，对于有电⽓连接性的pin将其按照实际元件的引脚编号。⽽对于机械安装孔的pin，将其pin number删除掉，表明它是⼀个⾮电⽓连接性的引脚，⼤多数指安装孔。⽐如DB9、RJ45等接插件都具有两个（或者以上）的机械孔。
14. Mechanical Symbol已经存在库中，但Place->Manually在Mechanical Symbols ⾥见不到？答：在Placement⾥的Advance Settings选项卡中选中Library即可。15. ORCAD画原理图时，off page connector 后加上页码的⽅法？
答：⽤ORCAD画原理图，很多ORCAD的SCH中，⼤多在offpage connector 加上⼀个页码。⽅法很简单：Tools->annotate->action->add intersheet reference即可。
16. 布线时，添加到约束中的所有的通孔和盲孔都可以显⽰，但是所有埋孔都不能显⽰，不知道为什么。⽐如，L1—L2，L1--L3， L1--L8（8层板）都可以显⽰，但是L2——L7，L3--L6都⽆法显⽰？答：在pad制作时需要把microvia点上即可。17. Allegro Region区域规则设置？
答：setup - constraints - constraint manager或者快捷菜单中带cm标记的，Cmgr图标启动constraints manager图表窗体，在窗体中选择object-->create-->region，此后就在表中设置⼀下物理或者间距规则，只不过在设置通孔时可以双击弹出选择过孔窗体，⾮常⽅便。最后设置完了点击OK，此后在allegro pcb的菜单中shape下有利⽤Rectangular建⽴⼀个矩形，然后在option中的active class 选择Constraint Region，subclass选择all.assgin to region选择你刚刚在规则管理中建⽴的区域规则名称，如果没有说明你没有保存好，重新操作⼀遍以上的规则建⽴过程。
18. 与某个Symbol的引脚相连的Clins和Vias删除不了？答：可能该Symbol为fix，Unfix该Symbol即可。
19. Allegro使⽤Fanout by pick功能时⽼是扇不出，⽽且停到⼀半卡死？
答：可能待扇出Symbol所在区域中存在Etch层的Shape，要删掉这些Shape才⾏。20. 将某个⽹络设置成电源⽹络，并设置其电压、线宽等属性？
答：选中该Net，然后Edit->Properties，按下图修改其属性即可。或者也可以依次点击T ools->Setup Advisor->Next->Next->Identify DC Nets->填⼊⽹络的Voltage即可。
21. 为什么器件bound相互重叠了，也不显⽰DRC错误呢？是不是哪⾥设置要打开以下？
3 u# n/ O$ F1 d3 @# l. |答：有两种，⼀个是pin到pin的距离约束，主要是防⽌短路，需要在constrain中设置smd pin 到smdpin的距离，然后在setup——constrain——modes中的spacing modes中勾选smd pin to smd pin。
另外⼀个是检查两个器件是否重叠，需要⽤到place bound top/bottom，⾄于是顶层还是底层，要更具你的器件⽽定，这个规则只要是两个器件的place bound层相互重叠就会报警，同样需要打开检查开关，在setup——constrain——modes中的designmodes（package）中勾选package to package为on（其中on为实时监测，只要触犯规则就报警，batch为只有点击updatedrc才监测报警，off是不监测，违反规则不报警）。当然，Color/Visibility中Stack-UP中相应层中的DRC显⽰也要开启。22. 拖动时为什么不显⽰⿏线？移动铺铜或元件时，原来与之相连的过孔和线都消失了，怎么解决？
答：Move时要选中Ripup Etch。选中Ripup Etch时将去掉跟该Symbol引脚相连的Cli nes，同时显⽰Rats，选中Stretch Etch时⽤Clines代替Rats，⽽什么都不选时则保留Clines 同时显⽰Rats。所以移动铺铜或元件为保留原来的过孔和线，则不能选中Ripup Etch。另外：定制Allegro环境Find（选取）
Design Object Find Filter选项：
Groups(将1个或多个元件设定为同⼀组群)Comps（带有元件序号的Allegro元件）Symbols（所有电路板中的Allegro元件）Functions（⼀组元件中的⼀个元件）Nets（⼀条导线）
Pins(元件的管脚)Vias（过孔或贯穿孔）
Clines（具有电⽓特性的线段：导线到导线；导线到过孔；过孔到过孔）Lines（具有电⽓特性的线段：如元件外框）Shapes（任意多边形）
Voids（任意多边形的挖空部分）
Cline Segs(在clines中⼀条没有拐弯的导线)Other Segs(在line中⼀条没有拐弯的导线)Figures（图形符号）
DRC errors（违反设计规则的位置及相关信息）Text（⽂字）Ratsnets（飞线）Rat Ts（T型飞线）⽂件类型：
.brd(普通的电路板⽂件)
.dra(Symbols或Pad的可编辑保存⽂件)
.pad（Padstack⽂件，在做symbol时可以直接调⽤）.psm（Library⽂件，保存⼀般元件）
.osm(Library⽂件，保存由图框及图⽂件说明组成的元件).bsm(Library⽂件，保存由板外框及螺丝孔组成的元件)
.fsm(Library⽂件，保存特殊图形元件，仅⽤于建⽴Padstack的Thermal Relief) .ssm(Library⽂件，保存特殊外形元件，仅⽤于建⽴特殊外形的Padstack)
.mdd(Library⽂件，保存module definition).tap(输出的包含NC drill数据的⽂件).scr（Script和macro⽂件）.art(输出底⽚⽂件)
.log（输出的⼀些临时信息⽂件）.color(view层⾯切换⽂件).jrl(记录操作Allegro的事件的⽂件)
设定Drawing Size（setup\\Drawing size....）设定Drawing Options(setup\\Drawing option....)status:on-line DRC(随时执⾏DRC)Default symbol heightDisplay：
Enhanced Display Mode:
Display drill holes:显⽰钻孔的实际⼤⼩
Filled pads：将via 和pin由中空改为填满Cline endcaps：导线拐弯处的平滑
Thermal pads：显⽰Negative Layer的pin/via的散热⼗字孔设定Text Size（setup\\Text Size....）设定格⼦（setup \\grids...）Grids on:显⽰格⼦Non-Etch:⾮⾛线层All Etch:⾛线层Top：顶层Bottom：底层
设定Subclasses选项（setup\\subclasses...）添加\\删除 LayerNew Subclass..
设定B/Bvia(setup\\Vias\\Define B/Bvia...)Ripup etch：移动时显⽰飞线Stretch etch：移动时不显⽰飞线信号线的基本操作：
更改信号线的宽度（Edit\\Change\\Find\\Clines）option\\linewidth删除信号线（Edit\\Delete）改变信号线的拐⾓（Edit\\Vertex）删除信号线的拐⾓（Edit\\Delete Vertex）
23. 如何修改某个Shape或Polygon的⽹络属性以及边界？
答：Shape->Select Shape or void->单击选中该Shape->在右边Option栏Assign net n ame中将Dummy Net修改成⾃⼰想要的⽹络，当⿏标光标停留在边界时可以拖动光标修改边界。24. 如何只删除某⼀层⾥的东西?
答:很简单，Display->Color/Visibility->单独显⽰要想删除的那⼀层，OK后删除即可。25. 如何替换某个过孔？如何不在布线状态下快速添加过孔？
答：Tools->PadStack->Replace，然后必须选上Single via replace mode，最后选上要想替换的过孔即可；利⽤copy来快速添加⼤量过孔即可。
26. 如何在allegro中取消Thermal relief花焊盘(⼗字焊盘)
答:set up->design parameter ->shape->edit global dynamic shape parameters->Ther mal relief connects ->Thru pins ,Smdpins -> full contact
27. 在等长⾛线时，如何更改target⽬标线？
答：绕等长有两种：⼀种是设在⼀定范围内绕没有基准，就是说在⼀组BUS⾥必须绕到这个范围内才会变绿，这个我⼀般不⽤，因为BUS⾥少绕⼀根不到这个范围就不会变绿。另⼀种就是设在⼀定范围内有基准的，也许就是你表达的这
种，ElectricalConstraint Set--＞Net--＞Ro uting--＞Relative Propagation--＞relative Delay--＞Delta:Tolerance下你想设做基准的Net,点⿏标右键，在下拉菜单选择set as target。28. 如何分割电源层？答：使⽤Anti Etch来分割平⾯
使⽤Add->line命令，并且设置Active Class为Anti Etch，设置好线宽，并且在外框画好RoutKeepin，然后在已经建⽴Shape的平⾯上，画出想要分隔的范围，再⽤Edit->Split Plane ->Create。29. 画了line型线，如何修改？
答：Edit->Vertex（顶点）命令来修改。
30. 通孔式焊盘做得⽐较⼤,且排列的较密集,怕连锡怎么办?答:焊盘间画丝印做隔离。
31. allegro对齐的问题
答:1.⾸先右键application mode切换到模式placement edit；2.框选需要对齐的元件；
3.关键的⼀步，在你要对齐的基准元件上右键，选择align components；OK4.allegro只能实现这个中⼼点对齐，⾄于更⾼级的要使⽤skill了32. 修改了元器件封装,如何更新到PCB?
答：Place->Update Symbols->Package Symbols->找到该封装->点击Refresh即可。33. Allegro如何添加机械孔？
答：孔径为NPTH(None Plated Through Hole),焊盘为NULL,THERMAL RELIEF和AN TI PAD需⽐孔径⼤20MIL左右.然后把它当做via来⽤就可以了，当然也可以做成Symbol来添加。34. 画封装时如何将元件参考点设在中间?
答:画好封装后,Setup->designer parameters->Move Orign即可。35. 在Allegro中如何更改字体和⼤⼩（丝印，位号等）配置字体:allegro 15.2:setup->text sizestext blk:字体编号photo width: 配置线宽width,height:配置字体⼤⼩
改变字体⼤⼩：edit->change，然后在右边控制⾯板find tab⾥只选text（只改变字体）然后在右边控制⾯板options tab⾥line width添线的宽度和text block⾥选字体的⼤⼩。最后选你准备改变的TEXT。
框住要修改的所有TEXT可以批量修改
allegro 16.0: setup->design->parameter->text->setup text sizetext blk:字体编号photo width: 配置线宽width,height:配置字体⼤⼩改变字体⼤⼩：
edit->change，然后在右边控制⾯板find tab⾥只选text（只改变字体）
然后在右边控制⾯板options tab⾥line width添线的宽度和text block⾥选字体的⼤⼩。class->ref des->new sub class->silkscreen_top
最后选你准备改变的TEXT,框住要修改的所有TEXT可以批量修改,注意：
如果修改顶层丝印要先关掉底部丝印层,silkscreen_bottom和display_bottom--------------------------------------------------------------------在建封装的时候可以设定
36. Allegro静态铺铜时，当⽤Shape void Element来⼿动避让时，有些区域明明很宽但⽼是进不去以致导致出现孤岛？答：在⽤Shape Void Element命令时，选中Shape，右键Parameter，Void Controls-> Creat Pin voids，将In-Line改为Individually即可。
37. 重叠元件，如何切换选中它们？
答：选中该最上⾯元件，按Tab逐层切换选中。
38. 画封装的时候,明明已经在某些层上有定义,如Rout Keepout等，但是调⽤元件到板上却⽼是找不到该层？答：可能有两个原因：1、PCB板上没显⽰该层；2、画封装的时候，如Top层定义成“To p_Cond”，但PCB上却定义成“TOP”，所以显⽰不出来。
39. 动态铺铜时，Update to Smooth但还是存在Out of date shapes，什么原因？
答：可能存在⼀些dummy net 的shapes，可以通过在Report⾥运⾏Shape dynamic s tate来找到这些shapes，⼜因为dummynet的shapes可能不会就这样显⽰出来，可以stack-up⾥boundary那栏打开，⽤shape select来选中它来删除。
40. Package Geometry ⾥的Silkscreen画的是封装的外框，Component Geometry⾥的Silkscreen是器件的编号⽂本如R1等。41. Place_Bound_Top
Used to ensure you don’t place components on top of each without getting a DR C. This boundary normally defines thecomponent area which may or may not include pins of surface mount devices. This boundary can also be assigned a
component high to be verified at the board level and checked to the Package_Keepout_Top boundaries or any other specialcomponent clearances. If this boundary does not exist than it will be automatically created based on the Assembly_Topoutline and the outer extents of t
he component pins. This boundary can only be defined at the symbol level (.dra).Dfa_Bound_Top
Used by the Real Time Design for Assembly (DFA) Analysis to check clearances betwe en components driven by a
Spreadsheet based matrix of components. This boundary n ormally or can be different then the traditional Place_Bound_Topboundary and it may i nclude pins of surface mount devices. If this boundary does not exist than the DFA ch ecks default tousing the Place_Bound_Top boundary. This boundary can only be defin ed at the symbol level (.dra).Package_Keepout_Top
Used to ensure you don’t violate placement keepout areas or high restricted area in a design. This boundary can only bedefined at the board level (.brd) and cannot be add ed to the symbol level (.dra) unless it is part of a Mechanical Symbol(.bsm)
42. allegro导出库时，no library dependencies选项有什么⽤？答：选中该选项，导出库时会连同焊盘⼀起导出去。43. Constraints manager⾥⽆法建⽴pin pair？
答：有可能是虽然已经给电阻、电容等器件建⽴Espice模型了，但是IC的pin脚IO属性没定义。可以编辑pin脚的属性，找到pinuse项，在⾥⾯更改即可。
1. SI仿真时，提⽰can’t open xx/xx/xx/cycle.msm是怎么回事？答：肯定是.brd⽂件的路径或⽂件名本⾝有空格。
2. SI仿真时，提⽰“part with invalid parameter values exist in the topology”怎么解决？答：可能是TL的velocity参数没添加上。3. Allegro布线时，等长⾛线很慢、很卡？答：肯定是开了constraints manager，关掉即可。
4. Orcad使⽤层次原理图作图时，对于顶层原理图中的block跟其所对应的⼦原理图中port修改后如何快速同步？
答：当修改了原理图中的port时，回到顶层原理图，找到其所对应的block，右键选择syn chronize up（向上同步），即可将port更新到block。Synchronize down则刚好相反。
5. Constraints Manager⾥等长布线时，Relative Propagation Delay⾥没有显⽰⾛线长度及误差信息？
答：可以试试打开Online DRC，并且Update DRC.6. 如何查看Packetage使⽤了哪⼏个pad？
答：在allegro⾥找到Tools->Quick Reports->PadStack Usage Report，在⾥⾯搜索即可。7. orcad/pspice安装报runtime error r6034错误或缺少.dll⽂件的解决⽅法答: Microsoft Visual C++ Runtime libraryRuntime Error！
Program ：D：\\Cadence\\SPB_15.7\ools\\capture\\capture.exeR6034
An application has made an attempt to load the C runtime library incorrectly.Please ccontact the application's support team for more information!解决⽅法：
1.在\"我的电脑\"上右键，选择属性，然后选择“⾼级”，再点击进⼊“环境变量”2.在\"系统变量\"中找到\"PATH\"项，我的PATH键值如下：原来的：
E:\\MentorGraphics\\9.3PADS\\SDD_HOME\\common\\win32\\bin;E:\\MentorGraphics\\9.3PADS\\SDD_HOME\\common\\win32\\lib;%SystemRoot%\\system32;%SystemRoot%;%SystemRoot%\\System32\\Wbem;%QUARTUS_ROOTDIR%\\bin;e:\\MENTOR~1\\LICENS~1;%MGC_HOME%/bin;%MGC_HOME%/lib;%MGC_HOMEBS%\\bin;%MGC_HOMEBS%\\lib;%CDSROOT%\ools\\bin;%CDSROOT%\ools\\libutil\\bin;%CDSROOT%\ools\\fet\\bin;%CDSROOT%\ools\\pcb\\bin;%CDSROOT%\ools\\specctra\\bin;%CDSROOT%\ools\\PSpice;%CDSROOT%\ools\\PSpice\\Library;%CDSROOT%\ools\\Capture;%CDSROOT%\\OpenAccess\\bin\\win32\\opt修改后的：
%CDSROOT%\ools\\bin;%CDSROOT%\ools\\libutil\\bin;%CDSROOT%\ools\\fet\\bin;%CDSROOT%\ools\\pcb\\bin;%CDSROOT%\ools\\specctra\\bin;%CDSROOT%\ools\\PSpice;%CDSROOT%\ools\\PSpice\\Library;%CDSROOT%\ools\\Capture;%CDSROOT%\\OpenAccess\\bin\\win32\\opt;E:\\MentorGraphics\\9.3PADS\\SDD_HOME\\common\\win32\\bin;E:\\MentorGraphics\\9.3PADS\\SDD_HOME\\common\\win32\\lib;%SystemRoot%\\system32;%SystemRoot%;%SystemRoot%\\System32\\Wbem;%QUARTUS_ROOTDIR%\\bin;e:\\MENTOR~1\\LICENS~1;%MGC_HOME%/bin;%MGC_HOME%/lib;%MGC_HOMEBS%\\bin;%MGC_HOMEBS%\\lib也就是把所有cadence的变量全部放到前⾯就⾏了。8. orCAD⾥⾯怎样批量修改器件的属性？
答：在project页⾯⾥选中”xxx.dsn”，右键选择Edit Object Properties，进去后再右键选择pivot可切换列表布局。9. LP Wizard做PCB库的时候为什么做出来的库没有焊盘的？
答：肯定是没设置allegro⾥Pad的路径了，导致LP Wizard⽤skill调⽤allegro时找不到焊盘。10. 做PCB库时，⼀般需要在哪些层做处理？答：
⽆电⽓层外框(Packetage Geometry->Place_Bound_Top)器件⾼度(Setup->Areas->Package Height)装配层外框(Packetage Geometry->Assembly_top)元件丝印层外框(Packetage Geometry->Silkscreen_top)
参考编号在丝印层(Ref Des->Silkscreen_top)和装配层(Ref Des->Assembly_top)元器件类型（Device Type->Assembly_Top）可选
11. 做PCB库时，如果修改了焊盘，那怎样将封装库⾥焊盘更新到最新状态？答：打开.dra，Tools->Padstack->Refresh即可。12. 快速切换act层跟alt层？
答：在env⾥设置快捷键添加以下⽂本即可⽤F2键快速切换了。alias F2 pop swap
13. ⽤Allegro SI仿真的时候，DDR3跑的是800MHz，所以我CLK设的是400MHz，您所
在Stimulus Edit中的Switch At选BOTH，这样跑出来的才是正确的。打开switch at 的⽅法是：在Stimulus State栏中选Custom选项，Stimulus Type⾥⾯选择SYNC，在下⾯的Stimulus Editing栏就可以看到Switch At选项。14. 当使⽤层次式设计时,导出物料清单要选中use occurrences(preferred) ，⽽不是use instances（使⽤当前属性）。否则可能出现器件编号不对的状况。
15. 当back annotation反标失败的时候，可再重新对整个design来⼀次annotation，甚⾄
是先复位所有编号，再⽆条件编号，平铺式选instances跟occurrences没关系，层次式必须选择occurrences。然后brd导出logic，orcad再反标⼀次即可。
16. 铺静态铜完成后最好fix下，否则split planes时可能会导致之前的覆铜丢失。17. Allegro⽼是提⽰dynamic shapes⾥有out of date shapes怎么办？
答：肯定是⽤画anti etch线的⽅法分割电源层，但分割得太碎，导致⼀些外⾯的dummy net的shapes被⾃动删掉⽽留下⼀些boundaries，没分割⼀次，boundary就增多，所以可以看到out of date shapes会增多。这时单纯删除shape是不⾏的，要在color/visibilit y⾥将bound.这⼀栏显⽰才⾏。
18. 不⼩⼼将所有覆铜删掉后,导致之前打的接到低上的过孔全都变成dummy net了，有没有办法可以批量修改这些过孔的⽹络接到地呢？
答：
a. 先铺上GND属性的dynamic copper；
b. 选中所有过孔，然后移动到板外⾯，不要选中rip up，最好⽤ix 命令，⽅便待会⼉移回到原来的位置；
c. 然后再⽤ix命令移回到原来的位置，此时刚才的⽆⽹络连接属性的过孔将会⾃动打上⽹络属性。
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