《数字电路与逻辑设计》实验指导书

《数字电路与逻辑设计》实验指导书

主 编 杨 艺 审 核 刘 炜 校 对 杨 艺

北方民族大学电气信息工程学院

二○○八年九月

目 录

第一章 数字电路实验基本知识„„„„„„„„„„„„„„„„„„„„3 第二章 实验项目„„„„„„„„„„„„„„„„„„„„„„„„„„6

实验一 基本逻辑门逻辑实验„„„„„„„„„„„„„„„„„„„„6 实验二 TTL集成逻辑门的电压传输特性测试„„„„„„„„„„„„„8 实验三 三态门实验„„„„„„„„„„„„„„„„„„„„„„„„11 实验四 数据选择器和译码器„„„„„„„„„„„„„„„„„„„„14 实验五 一位全加器的设计„„„„„„„„„„„„„„„„„„„„„19 实验六 组合逻辑电路中的冒险现象„„„„„„„„„„„„„„„„„22 实验七 触发器„„„„„„„„„„„„„„„„„„„„„„„„„„24 实验八 简单时序逻辑电路的设计„„„„„„„„„„„„„„„„„„29 实验九 计数器的设计„„„„„„„„„„„„„„„„„„„„„„„31 实验十 四相时钟分配器的设计„„„„„„„„„„„„„„„„„„„33 第三章 常用集成电路引脚排列„„„„„„„„„„„„„„„„„„„„35

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数字电路实验基本知识

一、数字集成电路封装 中、小规模数字lC中最常用的是TTL电路和CMOS电路。TTL 器件型号以74 （或54）作前缀，称为74 / 54系列，如74LS10、74F181、54S86等。中、小规模CMOS 数字集成电路主要是4XXX／45XX ( X代表0—9的数字）系列，高速CMOS电路HC (74HC系列），与TTL兼容的高速CMOS电路HCT (74HCT系列）。TTL电路与CMOS电路各有优缺点，TTL速度高，CMOS电路功耗小、电源范围大、抗干扰能力强。由于TTL在世界范围内应用极广，在数字电路教学实验中，我们主要使用TTL74系列电路作为实验用器件，采用单一＋5V 作为供电电源。

数字IC器件有多种封装形式。为了教学实验方便，实验中所用的74系列器件封装选用双列直插式。图l是双列直插封装的正面示意图。双列直插封装有以下特点：

图1 双列直插式封装图 图2 PLCC封装图

1. 从正面（上面）看，器件一端有一个半圆的缺口，这是正方向的标志。缺口左边的引脚号为 l , 引脚号按逆时针方向增加。图1中的数字表示引脚号。双列直插封装 IC 引脚数有 14、16 、20、24、28 等若干种。

2. 双列直插器件有两列引脚。引脚之间的间距是 2.54 毫米。两列引脚之间的距离有宽（15.24 毫米）、窄（7.62 毫米）两种。两列引脚之间的距离能够少做改变，引脚间距不能改变。将器件插入实验台上的插座中去或者从插座中拔出时要小心，不要将器件引脚弄弯或折断。

3.74系列器件一般左下角的最后一个引脚是GND，右上角的引脚是Vcc。例如，14引脚器件引脚7是GND，引脚14是Vcc；20引脚器件引脚10是CND，引脚20是Vcc。但也有一些例外，例如16引脚的双JK触发器74LS76，引脚13（不是引脚 8）是GND，引脚5（不是引脚 16）是Vcc。所以使用集成电路器件时要先看清它的引脚图，找对电源和地，避免因接线错误造成器件损坏。

数字电路综合实验中，使用的复杂可编程逻辑器件 MACH4—64/32（或者 ISP1O16）是44引脚的PLCC ( Plastic Leaded chip Carrier）封装，图2是封装正面图。器件上的小圆圈指示引脚1 ,引脚号按逆时针方向增加，引脚2在引脚1的左边，引脚44在引脚1的右边。MACH 4—64/32电源引脚号、地引脚号与ISP1O16不同，千万不要插错PLCC插座。插PLCC器件时，器件的左上角（缺角）要对准插座的左上角。拔PLCC器件应使用专门的起拔器。

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若集成芯片引脚上的功能标号为NC，则表示该引脚为空脚，与内部电路不连接。

实验台上的接线采用自锁紧插头、插孔（插座）。使用自锁紧插头、插孔接线时，首先把插头插进插孔中，然后将插头按顺时针方向轻轻一拧则锁紧。拔出插头时，首先按逆时针方向轻轻拧一下插头，使插头和插孔之间松开，然后将插头从插孔中拔出。不要使劲拔插头，以免损坏插头和连线 。

必须注意，不能带电插、拔器件。插、拔器件只能在关断＋5V电源的情况下进行。

二、TTL集成电路使用规则

1、接插集成块时，要认清定位标记，不得插反。

2、电源电压使用范围为＋4.5V～＋5.5V之间，实验中要求使用Vcc＝＋5V。电源极性绝对不允许接错。

3、闲置输入端处理方法

(1) 悬空，相当于正逻辑“1”，对于一般小规模集成电路的数据输入端，实验时允许悬空处理。但易受外界干扰，导致电路的逻辑功能不正常。因此，对于接有长线的输入端，中规模以上的集成电路和使用集成电路较多的复杂电路，所有控制输入端必须按逻辑要求接入电路，不允许悬空。

(2) 直接接电源电压VCC（也可以串入一只1～10KΩ的固定电阻）或接至某一固定电压(＋2.4≤V≤4.5V)的电源上， 或与输入端为接地的多余与非门的输出端相接。 (3) 若前级驱动能力允许，可以与使用的输入端并联。 4、输入端通过电阻接地，电阻值的大小将直接影响电路所处的状态。当R≤680Ω时，输入端相当于逻辑“0”；当R≥4.7 KΩ时，输入端相当于逻辑“1”。对于不同系列的器件，要求的阻值不同。

5、输出端不允许并联使用（集电极开路门(OC)和三态输出门电路(3S)除外）。否则不仅会使电路逻辑功能混乱，并会导致器件损坏。

6、输出端不允许直接接地或直接接＋5V电源，否则将损坏器件，有时为了使后级电路获得较高的输出电平，允许输出端通过电阻R接至Vcc，一般取R＝3～5.1 KΩ。

三、数字电路测试及故障查找、排除

设计好一个数字电路后，要对其进行测试，以验证设计是否正确。测试过程中，发现问题要分析原因，找出故障所在，并解决它。数字电路实脸也遵循这些原则。

1. 数字电路测试

数字电路测试大体上分为静态测试和动态测试两部分。静态测试指的是，给定数字电路若干组静态输入值，测试数字电路的输出值是否正确。数字电路设计好后，在实验台上连接成一个完整的线路。把线路的输入接电平开关输出，线路的输出接电平指示灯，按功能表或状态表的要求，改变输入状态，观察输入和输出之间的关系是否符合设计要求。静态测试是检查设计是否正确，接线是否无误的重要一步。

在静态测试基础上，按设计要求在输入端加动态脉冲信号，观察输出端波形是否符合设计要求，这是动态测试。有些数字电路只需进行静态测试即可，有些数字电路则必须进行动态测试。一般地说，时序电路应进行动态测试。

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2. 数字电路的故障查找和排除

在数字电路实验中，出现问题是难免的。重要的是分析问题，找出出现问题的原因，从而解决它。一般地说，有四个方面的原因产生问题（故障）：器件故障、接线错误、设计错误和测试方法不正确。在查找故障过程中，首先要熟悉经常发生的典型故障。

(1）器件故障

器件故障是器件失效或器件接插问题引起的故障，表现为器件工作不正常。不言而喻，器件失效肯定会引起工作不正常，这需要更换一个好器件。器件接插问题，如管脚折断或者器件的某个（或某些）引脚没插到插座中等，也会使器件工作不正常。对于器件接插错误有时不易发现，需仔细检查。 判断器件失效的方法是用集成电路测试仪测试器件。 需要指出的是，一般的集成电路测试仪只能检测器件的某些静态特性。对负载能力等静态特性和上升沿、下降沿、延迟时间等动态特性，一般的集成电路测试仪不能测试。测试器件的这些参数，须使用专门的集成电路测试仪。

(2）接线错误

接线错误是最常见的错误。据有人统计，在教学实验中，大约百分之七十以上的故障是由接线错误引起的。常见的接线错误包括忘记接器件的电源和地；连线与插孔接触不良；连线经多次－使用后，有可能外面塑料包皮完好，但内部线断；连线多接、漏接、错接；连线过长、过乱造成干扰。接线错误造成的现象多种多样，例如器件的某个功能块不工作或工作不正常，器件不工作或发热，电路中一部分工作状态不稳定等。解决方法大致包括：熟悉所用器件的功能及其引脚号，知道器件每个引脚的功能；器件的电源和地一定要接对、接好：检查连线和插孔接触是否良好；检查连线有无错接、多接、漏接；检查连线中有无断线。最重要的是接线前要画出接线图，按图接线，不要凭记忆随想随接；接线要规范、整齐，尽量走直线、短线，以免引起干扰。

(3）设计错误

设计错误自然会造成与预想的结果不一致。原因是对实验要求没有吃透，或者是对所用器件的原理没有掌握，因此实验前一定要理解实验要求，掌握实验线路原理，精心设计。初始设计完成后一般应对设计进行优化。最后画好逻辑图及接线图。

(4) 测试方法不正确

如果不发生前面所述三种错误，实验一般会成功。但有时测试方法不正确也会引起观测错误。例和，一个稳定的波形，如果用示波器观测，而示波器没有同步，则造成波形不稳的假象。因此要学会正确使用所用仪器、仪表。在数字电路实验中，尤其要学会正确使用示波器。在对数字电路测试过程中，由于测试仪器、仪表加到被侧电路上后，对被测电路相当于一个负载，因此侧试过程中也有可能引起电路本身工作状态的改变，这点应引起足够注意。不过，在数字电路实验中，这种现象很少发生。

当实验中发现结果与预期不一致时，千万不要慌乱。应仔细观测现象，冷静思考问题所在。首先检查仪器、仪表的使用是否正确。在正确便用仪器、仪表的前提下，按逻辑图和接线图逐级查找问题出现在何处。通常从发现问题的地方，一级一级向前测试，直到找出故障的初始发生位置。在故障的初始位置处，首先检查连线是否正确。前面已说过，实验故障绝大部分是由接线错引起的，因此检查一定要认真、仔细。确认接线无误后，检查器件引脚是否全部正确插进插座。有无引脚折断、弯曲、错插问题。确认无上述问题后，取下器件侧试，以检查器件好坏，或者直接换一个好器件。如果器件和接线都正确，则需考虑设计问题。

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实验一 基本逻辑门逻辑实验

（验证性实验）

一、实验目的

l. 掌握 TTL 与非门、或非门和异或门输入与输出之间的逻辑关系。 2. 熟悉 TTL 中、小规模集成电路的外型、管脚和使用方法。

二、实验所用器件和仪表

1. 二输入四与非门 74LS00 1片 2. 二输入四或非门 74LS28 1片 3. 二输入四异或门 74LS86 1片

三、实验内容

1. 测试二输入四与非门 74LSOO 一个与非门的输入和输出之间的逻辑关系。 2. 测试二输入四或非门 74LS28 一个或非门的输入和输出之间的逻辑关系。 3. 测试二输入四异或门 74LS86 一个异或门的输入和输出之间的逻辑关系。 4. 用与非门实现与门、非门、或门、或非门、异或门的逻辑关系。

四、实验提示

1. 将被测器件插入实验台上的14芯插座中。

2. 将器件的引脚7与实验台的“地（GND)”连接，将器件的引脚14与实验台的+5V 连接。

3. 用实验台的电平开关输出作为被测器件的输入。拨动开关，则改变器件的输入电平。

4. 将被测器件的输出引脚与实验台上的电平指示灯连接。指示灯亮表示输出电平为1，指示灯灭表示输出电平为0。

五、实验接线图及实验结果

74LS00中包含4个二与非门，74LS28中包含4个二或非门，74LS86中包含4个异或门，下面各画出测试第一个逻辑门逻辑关系的接线图及测试结果。测试其他逻辑门时的接线图与之类似。测试时各器件的引脚7接地，引脚14接＋5V。图中的Kl、K2 是电平开关输出，LEDO是电平指示灯。

1. 测试74LS00逻辑关系接线图及测试结果

输入 B L L

输出 A L H L H Y H H H L H H

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2. 测试 74LS28 逻辑关系接线图及测试结果

输入 B L L

输出 A L H L H Y H L L L

3. 测试74LS86 逻辑关系接线图及测试结果

H H 输入 B L

输出 A L H L H Y L H H L L H H 4. 用与非门实现与门、非门、或门、或非门、异或门的逻辑关系。 1 先化简逻辑表达式 方法：○

2 根据逻辑表达式画出逻辑电路图，并根据器件引脚图标出各引脚序号，以 ○

保证接线一次正确。

3 在实验箱上搭接线路，经检查正确无误后，开启电源开关，按照各个门电 ○

路的逻辑真值表验证。

六、实验要求

1、认真、对立地完成实验，学会集成电路正方向的识别方法、引脚图的识别以及正确插拔集成电路的方法；

2、学会逻辑开关、LED指示灯的使用方法；

3、画出每一个实验内容的逻辑电路图，写出逻辑关系式，并如实记录实验数据。

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实验二 TTL集成逻辑门的电压传输特性测试

（验证性实验）

一、实验目的

1.掌握TTL、HCT和HC器件的传输特性。 2.掌握万用表的使用方法。 二、实验所用器件和仪表

1.六反相器74LS04 1片 2.六反相器74HC04 1片 3.六反相器74HCT04 1片 4.万用表 1块 三、实验说明

与非门的输出电压Vo与输入电压Vi的关系Vo = f(Vi)叫做电压传输特性，也称电压转移特性。它可以用一条曲线表示，叫做电压传输特性曲线。从传输特性曲线可以求出非门的下列有用参数:

·输出高电平(VOH) ·输出低电平(VOL) ·输入高电平(VIH) ·输入低电平(VIL) ·门槛电压(VT) 四、实验内容

1.测试TTL器件74LS04一个非门的传输特性。 2.测试HC器件74HC04一个非门的传输特性。 3.测试HCT器件74HCT04一个非门的传输特性。 五、实验提示

1.注意被测器件的引脚7和引脚14分别接地和+5V。

2.将实验台上4.7K电位器的一端接地，另一端接+5V。电位器的中端作为被测非门的输入电压。旋转电位器改变非门的输入电压值。

3.按步长0.2V调整非门输入电压。首先用万用表监视非门输入电压，调好输入电压后，用万用表测量非门的输出电压，并记录下来。

六、实验接线图及实验结果

1.实验接线图

由于74LS04、74HC04和74HCT04的逻辑功能相同,因此三个实验的接线图是一样的。下面以第一个逻辑门为例,画出实验接线图(电压表表示电压测试点)如下:

图2.l 实验接线图

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2.输出无负载时74LS04、74HC04、74HCT04电压传输特性测试数据

表2.1 74LS04、74HC04和74HCT04电压传输特性测试数据 输出Vo（V） 输入Vi（V） 74LS04 74HC04 74HCT04 0.0 4.5 5.0 5.0 0.2 4.5 5.0 5.0 0.4 4.5 5.0 5.0 0.6 4.5 5.0 5.0 0.8 4.5 5.0 5.0 1.0 4.2 5.0 1.6 1.2 2.6 5.0 1.4 1.4 0.1 5.0 0.0 1.6 0.1 5.0 0.0 1.8 0.1 5.0 0.0 2.0 0.1 5.0 0.0 2.2 0.1 5.0 0.0 2.4 0.1 1.3 0.0 2.6 0.1 1.3 0.0 2.8 0.1 0.0 0.0 3.0 0.1 0.0 0.0 3.2 0.1 0.0 0.0 3.4 0.1 0.0 0.0 3.6 0.1 0.0 0.0 3.8 0.1 0.0 0.0 4.0 0.1 0.0 0.0 4.2 0.1 0.0 0.0 4.4 0.1 0.0 0.0 4.6 0.1 0.0 0.0 4.8 0.1 0.0 0.0 5.0 0.1 0.0 0.0 3.输出无负载时74LS04、74HC04和74HCT04电压传输特性曲线

图2.2 74LS04电压传输特性曲线 图2.3 74HC04电压传输特性曲线

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图2.4 74HCT04电压传输特性曲线

4.比较三条电压传输特性曲线，说明各自的特点。

尽管只对三个芯片在输出无负载情况下进行了电压传输特性测试，但是从图2.2、图2.3和图2.4所示的三条电压传输特性曲线仍可以得出下列观点：

(1) 74LS芯片的最大输入低电平VIL低于74HC芯片的最大输入低电平VIL,74LS芯片的最小输入高电平VIH低于74HC芯片的最小输出低电平VIH 。

(2) 74LS芯片的最大输入低电平VIL、最小输入高电平VIH与74HCT芯片的最大输入低电平VIL、最小输出高电平VIH相同。

(3) 74LS芯片的最大输出低电平VIL高于74HC芯片和74HCT芯片的最大输出低电平VIL，74LS芯片的最小输出高电平VOH低于74HC芯片和74HCT芯片的最小输出高电平VOH 。

(4) 74HC芯片的最大输出低电平VOL、最小输出高电平VOH与74HCT芯片的最大输出低电平VOL、最小输出高电平VOH相同。

在暂时不考虑输出负载能力的情况下，从上述观点可以得出下面的推论： (1)74HCT芯片和74HC芯片的输出能够作为74LS芯片的输入使用。 (2)74LS芯片的输出能够作为74HCT芯片的输入使用。

实际上，在考虑输出负载能力的情况下，上述的推论也是正确的。应当指出，虽然在教科书中和各种器件资料中，74LS芯片的输出作为74HC芯片的输入使用时，推荐的方法是在74LS芯片的输出和+5V电源之间接一个几千欧的电阻，但是由于对74LS芯片而言，一个74HC输入只是一个很小的负载，74LS芯片的输出高电平一般在3.5V以上(本实验中为4.5V),因此在大多数的应用中，74LS芯片的输出也可以直接作为74HC芯片的输入。

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实验三 三态门实验

（验证性实验）

一、实验目的

l. 掌握三态门的逻辑功能和使用方法。 2. 掌握用三态门构成总线的特点和方法。

3. 初步学会用示波器测量简单的数字波形。

二、实验所用器件和仪表

1. 二输入四与非门 74LS00 1片 2. 三态输出的四总线缓冲门 74LS125 1片

3. 万用表 1块 4. 示波器 1台

三、实验基本原理

TTL三态输出门是一种特殊的门电路，它与普通的TTL门电路结构不同，它的输出端除了通常的高电平、低电平两种状态外（这两种状态均为低阻状态），还有第三种输出状态—— 高阻状态，处于高阻状态时，电路与负载之间相当于开路。三态输出门按逻辑功能及控制方式来分有各种不同类型，本实验所用三态门的型号是74LS125三态输出四总线缓冲器，图3.1(a)是三态输出四总线缓冲器的逻辑符号，它有一个控制端（又称禁止端或使能端）E，E＝0为正常工作状态，实现Y＝A的逻辑功能；E＝1为禁止状态，输出Y呈现高阻状态。 这种在控制端加低电平时电路才能正常工作的工作方式称为低电平使能。

图3.1(b)为74LS125引脚排列。表3.1为功能表。

(a) (b)

图3.1 74LS125三态四总线缓冲器逻辑符号及引脚排列

三态电路主要用途之一是实现总线传输，即用一个传输通道(称总线)，以选通方式传送多路信息。图3.2所示，电路中把若干个三态TTL电路输出端直接连接在一起构成三态门总线，使用时，要求只有需要传输信息的三态控制端处于使能态（E＝0）其余各门皆处于禁止状态（E＝1）。由于三态门输出电路结构与普通TTL电路相同，显然， 若同时有两个或两个以上三态门的控制端处于使能态，将出现与普通TTL 门“线与”运用时同样的问题，因而是绝对不允许的。

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表3.1 输 入 E输 出 Y 0 1 高阻态 A 0 1 0 1 0 1 图3.2 三态输出门实现总线传输

四、实验内容

1.74LS125三态门的输出负载为74LSOO一个与非门输入端。74LSOO同一个与非门的另一个输入端接低电平，测试74LS125三态门三态输出、高电平输出、低电平输出的电压值。同时测试74LS125三态输出时74LSOO输出值。

2.74LS125三态门的输出负载为74LSOO一个与非门输入端。74LSOO同一个与非门的另一个输入端接高电平，测试74LS125三态门三态输出、高电平输出、低电平输出的电压值。同时测试74LS125三态输出时74LSOO输出值。

3.用74LS125两个三态门输出构成一条总线。使两个控制端一个为低电平，另一个为高电平。一个三态门的输入接lMHz信号，另一个三态门的输入接500KHz信号。用示波器观察三态门的输出。

五、实验提示

1.三态门74LS125的控制端E为低电平有效。

2.用实验台的电平开关输出作为被测器件的输入。拨动开关，则改变器件的输入电平。

六、实验接线图和实验结果

1.实验内容1和2接线图

图3.3是实验内容1和2接线图，图中K1、K2和K3是电平开关输出，电压表指示电压测量点。拨动电平开关K3、K2、K1，则改变74LSOO一个与非门输入端、74LS125三态门控制端、三态门输入端的电平。

图3.3 实验1和实验2接线图

2.当74LSOO引脚2为低电平时，测试74LS125引脚3和74LSOO引脚3，结果如下：

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三态门输出高电平 4.09V 三态门输出低电平 0.12V 三态门三态输出 0.38V 74LSOO引脚3输出 4.04V

3.当74LSOO引脚2为高电平时，测试74LS125引脚3和74LSOO引脚3，结果如下：

三态门输出高电平 4.09V 三态门输出低电平 0.12V 三态门三态输出 l.50V 74LSOO引脚3输出 0.10V

4.用三态门构成总线接线图

图3.4 三态门构成总线

用三态门74LS125构成总线时，只要将三态门输出并联即可，在任何时刻，构成总线的三态门中只允许一个控制端为低电平，其余控制端应为高电平。图3.4中，K1、K2是电平开关输出。当K1为高电平、K2为低电平时，OUTPUT输出500KHz；当K2为高电平、K1为低电平时，OUTPUT输出1MHz。

七、实验预习要求

理解三态门的概念，复习课本中相关内容。

八、实验要求

1.认真做实验，将每一步所测试的电压值与相关理论知识结合起来，理解三态门三态输出、高电平输出、低电平输出等概念。

2.掌握三态门构成总线的方法，尝试用四个三态门构成总线。

九、思考题

1. 三态门构成总线时，能否在某一时刻有两个控制端为低电平？ 2. 在实验1和实验2中，为什么三态门三态输出电压会不同？

提示：实验1和实验2中三态门三态输出电压之所以不同，是由于在三态输出作为74LSOO输入的情况下，74LSOO的这个输入端相当于悬空，这个输入端的电压应与此与非门的另一个输入端电压值有关。因此在同一个与非门的一个输入接低电平时，与非门的另一个悬空输入端(三态门输出)受到低电压钳制，电压值为0.38V；在与非门的一个输入接高电平时，另一个悬空输入端(三态门输出)不受钳制，电压值为1.50V。

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实验四 数据选择器和译码器

（验证性实验）

一、实验目的

1. 熟悉译码器的逻辑功能。

2. 掌握用2线-4线译码器扩展成3线-8线译码器的方法。

3. 熟悉数据选择器的逻辑功能。

4. 学习用数据选择器构成组合逻辑电路的方法（选）。

二、实验所用器件和仪表

1. 双 4 选 l 数据选择器 74LSl53 1片 2. 双 2 线-4 线译码器 74LS139 1片 3. 74LS00或74LS04 1片 4. 示波器 l台 三、实验原理

译码器是一个多输入、多输出的组合逻辑电路。它的作用是把给定的代码进行“翻译”，变成相应的状态，使输出通道中相应的一路有信号输出。译码器在数字系统中有广泛的用途，不仅用于代码的转换、终端的数字显示，还用于数据分配，存贮器寻址和组合控制信号等。不同的功能可选用不同种类的译码器。

译码器可分为通用译码器和显示译码器两大类。前者又分为变量译码器和代码变换译码器。

1.变量译码器（又称二进制译码器），用以表示输入变量的状态，如2线－4线、3线－8线和4线－16线译码器。若有n个输入变量，则有2n个不同的组合状态，就

n

有2 个输出端供其使用。而每一个输出所代表的函数对应于n个输入变量的最小项。

二进制译码器实际上也是负脉冲输出的脉冲分配器。若利用使能端中的一个输入端输入数据信息，器件就成为一个数据分配器(又称多路分配器)，如图4.1所示。若在S1输入端输入数据信息，S2＝S3＝0，地址码所对应的输出是S1数据信息的反码；若从S2端输入数据信息，令S1＝1、S3＝ 0，地址码所对应的输出就是S2端数据信息的原码。若数据信息是时钟脉冲，则数据分配器便成为时钟脉冲分配器。

根据输入地址的不同组合译出唯一地址，故可用作地址译码器。接成多路分配器，可将一个信号源的数据信息传输到不同的地点。

二进制译码器还能方便地实现逻辑函数，如图4.2所示，实现的逻辑函数是

Z＝ABCABCABC＋ABC

图4.1 作数据分配器 图4.2 实现逻辑函数

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2.数码显示译码器

a、七段发光二极管(LED)数码管

LED数码管是目前最常用的数字显示器，图4.3(a)、(b)为共阴管和共阳管的电路，(c)为两种不同出线形式的引出脚功能图。

一个LED数码管可用来显示一位0～9十进制数和一个小数点。小型数码管（0.5寸和0.36寸）每段发光二极管的正向压降，随显示光（通常为红、绿、黄、橙色）的颜色不同略有差别，通常约为2～2.5V，每个发光二极管的点亮电流在5～10mA。LED数码管要显示BCD码所表示的十进制数字就需要有一个专门的译码器，该译码器不但要完成译码功能，还要有相当的驱动能力。

(a) 共阴连接（“1”电平驱动） (b) 共阳连接（“0”电平驱动）

(c) 符号及引脚功能 图 4.3 LED数码管

b、BCD码七段译码驱动器

此类译码器型号有74LS47（共阳），74LS48（共阴），CC4511（共阴）等。

数据选择器又叫“多路开关”。数据选择器在地址码（或叫选择控制）电位的控制下，从几个数据输入中选择一个并将其送到一个公共的输出端。数据选择器的功能类似一个多掷开关，如图4.4所示，图中有四路数据D0～D3，通过选择控制信号 A1、A0（地址码）从四路数据中选中某一路数据送至输出端Q。

图4.4 4选1数据选择器示意图

数据选择器为目前逻辑设计中应用十分广泛的逻辑部件，它有2选1、4选1、8选1、16选1等类别。

数据选择器的电路结构一般由与或门阵列构成，也有用传输门开关和门电路混合

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而成的。

所谓双4选1数据选择器就是在一块集成芯片上有两个4选1数据选择器。引脚排列如图4.5，功能如表4.1。

表4.1 输 入 输 出 S 1 0 0 0 0 图4.5 74LS153引脚功能

1S、2S为两个独立的使能端；A1、A0为公用的地址输入端；1D0～1D3和

A1 × 0 0 1 1 A0 × 0 1 0 1 Q 0 D0 D1 D2 D3 2D0～2D3

分别为两个4选1数据选择器的数据输入端；Q1、Q2为两个输出端。 1）当使能端1S（2S）＝1时，多路开关被禁止，无输出，Q＝0。

2）当使能端1S（2S）＝0时，多路开关正常工作，根据地址码A1、A0的状态，将相应的数据D0～D3送到输出端Q。

如：A1A0＝00 则选择DO数据到输出端，即Q＝D0。

A1A0＝01 则选择D1数据到输出端，即Q＝D1，其余类推。

数据选择器的用途很多，例如多通道传输，数码比较，并行码变串行码，以及实现逻辑函数等。

用4选1数据选择器74LS153实现函数

FABCABCABCABC

函数F的功能如表4.2所示

表4.2 表4.3

输 入 A B C 0 0 0 0 1 1 0 0 1 1 0 0 0 1 0 1 0 1 输出 F 0 0 0 1 0 1 输 入 A B C 0 0 0 1 0 0 1 1 0 1 0 1 0 1 1 1 输出 中选数据端 F 0 D0＝0 0 0 D1＝C 1 0 D2＝C 1 1 D3＝1 1 1 1 0 1 1 1 1 1 函数F有三个输入变量A、B、C，而数据选择器有两个地址端A1、A0少于函数输入变量个数，在设计时可任选A接A1，B接A0。将函数功能表改画成4.3形式，可见当将输入变量A、B、C中B接选择器的地址端A1、A0，由表4.3不难看出：

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D0＝0， D1＝D2＝C， D3＝1 则4选1数据选择器的输出，便 实现了函数FABCABCABCABC

接线图如图4.6所示。

图4.6 4选1数据选择器实现 FABCABCABCABC

当函数输入变量大于数据选择器地址端（A）时，可能随着选用函数输入变量作地址的方案不同，而使其设计结果不同，需对几种方案比较，以获得最佳方案。

四、实验内容

1. 测试74LSl39中一个2—4译码器的逻辑功能。

4个译码输出引脚Y0—Y3接电平指示灯。改变引脚G 、B、A的电平，产生8种组合。观测并记录指示灯的显示状态。

2. 利用使能端将两个2线-4线译码器组合成一个3线-8线译码器(设计性内容)。 3. 测试74LS153中一个4选1数据选择器的逻辑功能。

4个数据输入引脚C0－C3分别接实验台上的1O MHz、1MHz、500KHz、100KHz脉冲源。变化数据选择引脚A、B和使能引脚G的电平，观测数据选择器的输出波形。

4.用双4选1数据选择器74LS153实现全加器（设计性内容，选做）。 1）写出设计过程 2）画出接线图

3）验证逻辑功能

五、实验接线图及实验结果

1. 74LS139 实验接线图和 74LS139 真值表 输入端 允许 选择 G B A H L L L L X L L H H X L H L H 输出端 Y3 Y2 Y1 YO H H H H L H H H L H H H L H H H L H H H

图4.7 74LS139实验接线图 表4.4 74LS139真值表 图4.2中，KI、K2、K3是电平开关输出，LEDO、LED1、LED2、LED3 是电平指示灯。

2. 用2线-4线译码器扩展成3线-8线译码器

利用使能端将两个2线-4线译码器组合成一个3线-8线译码器。

要求：自己设计电路，画出电路图，并进行验证。测试时，引脚G、B、A接电平开关，8个输出引脚Y0—Y7 接电平指示灯。改变引脚 G、B、A 的电平，产生 8 种组合。观测并记录指示灯的显示状态。分析电路工作原理。

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3. 74LS153实验接线图和74LS153真值表

选择 数据输入 选通 输出 输入 B A DO Dl D2 D3 G Q X L L L L H H H H X L L H H L L H H X L H X X X X X X X X X L H X X X X X X X X X L H X X X X X X X X X L H H L L L L L L L L L L H L H L H L H

图4.8 74LS153实验接线图 表4.5 74LS153真值表

图4.8中，Kl、K2、K3是电平开关输出。

表4.6 选择输入 选通 输出 B A G Q 周期 频率 X X H L —— —— L L L DO L H L D1 H L L D2 H H L D3 74LSl39和74LSl53中，引脚 G 用于控制输出。在74LSl53中，当G为高电平时，禁止输出，输出为低电平；当G为低电平时，允许输出，由数据选择端B、A决定，DO、Dl、D2、D3中的哪路数据送往数据输出端Q。在74LS139中，当G为高电平时，禁止输出，所有输出YO、Yl、Y2、Y3为高电平；当G为低电平时，允许输出，由数据选择端B、A决定，输出YO、Yl、Y2、Y3中的哪路数据为低电平。

4.自行完成。

五、实验预习要求

1. 复习有关译码器和分配器的原理。

2. 根据实验任务，画出所需的实验线路及记录表格。 3. 复习数据选择器的工作原理。

六、实验报告

1. 画出接线图、进行逻辑功能测试； 2. 对设计性内容，写出设计全过程； 3. 总结实验收获、体会；

4. 对实验结果进行分析、讨论。

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实验五 一位全加器的设计

（设计性实验）

一、实验目的

1.了解全加器的实现方法。 2.掌握全加器的功能。

3.掌握组合逻辑电路的设计与测试方法。

二、实验所用器件和仪表

1. 二输入四与非门74LS00 1块 2. 二输入四与门74LS08 1块 3. 二输入四或非门74LS02 1块 4. 二输入四异非门74LS86 1块 5. 4-2-3-2与或非门74LS64 2块 6. 根据设计需要选配元器件

三、设计思路

1.使用中、小规模集成电路来设计组合电路是最常见的逻辑电路。设计组合电路的一般步骤如图5.1所示。

图5.1 组合逻辑电路设计流程图

根据设计任务的要求建立输入、输出变量，并列出真值表。然后用逻辑代数或卡诺图化简法求出简化的逻辑表达式。并按实际选用逻辑门的类型修改逻辑表达式。 根据简化后的逻辑表达式，画出逻辑图，用标准器件构成逻辑电路。最后，用实验来验证设计的正确性。

2、 组合逻辑电路设计举例

用“与非”门设计一个表决电路。当四个输入端中有三个或四个为“1”时，输出端才为“1”。

设计步骤：（1）根据题意列出真值表如表5－1所示，再填入卡诺图表5.2中。 表5.1

D 0 0 0 0 0 0 0 0 1 1 1 1 1 1 1 1 A B C Z

0 0 0 0 0 0 1 0 0 1 0 0 0 1 1 0 1 0 0 0 1 0 1 0 1 1 0 0 1 1 1 1 0 0 0 0 0 0 1 0 0 1 0 0 0 1 1 1 1 0 0 0 1 0 1 1 1 1 0 1 1 1 1 1 19

表5.2 DA 00 01 11 10 BC 00 01 1 11 1 1 1 10 1

（2）由卡诺图得出逻辑表达式，并演化成“与非”的形式 Z＝ABC＋BCD＋ACD＋ABD

＝ABCBCDACDABC

（3）根据逻辑表达式画出用“与非门”构成的逻辑电路如图5.2所示。

图5.2 表决电路逻辑图

（4）用实验验证逻辑功能

在实验装置适当位置选定三个14P插座，按照集成块定位标记插好集成块74LS20。

按图5.2接线，输入端A、B、C、D接至逻辑开关，输出端Z接逻辑电平，按真值表（自拟）要求，逐次改变输入变量，测量相应的输出值，验证逻辑功能，与表5－1进行比较，验证所设计的逻辑电路是否符合要求。

实验提示：

对与或非门而言，如果一个与门中的一条或几条输入引脚不被使用，则需将它们接高电平；如果一个与门不被使用,则需将此与门的至少一条输入引脚接低电平。

四、实验内容 1、（选做）设计用与非门及用异或门、与门组成的半加器电路。

要求按本文所述的设计步骤进行，直到测试电路逻辑功能符合设计要求为止。

2、设计一个一位全加器，要求用异或门、与门、或门组成。 3、设计一位全加器，要求用与或非门实现。 4、（选做）设计一个对两个两位无符号的二进制数进行比较的电路；根据第一个数是否大于、等于、小于第二个数，使相应的三个输出端中的一个输出为“1”，要求用与门、与非门及或非门实现。

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五、实验预习要求及思考题

1、 根据实验任务要求设计组合电路，并根据所给的标准器件画出逻辑图。 2、 如何用最简单的方法验证“与或非”门的逻辑功能是否完好？ 3、 “与或非”门中，当某一组与端不用时，应作如何处理？

六、实验报告

1、列写实验任务的设计过程，画出设计的电路图。 2、对所设计的电路进行实验测试，记录测试结果。

3、体会组合逻辑电路的设计思路。

七、参考电路

用两片74LS64和一片74LS04组成一位全加器。

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实验六 组合逻辑电路中的冒险现象

（验证性实验）

一、实验目的

了解组合逻辑中的冒险现象

二、实验所用器件和仪表

1.六反相器74LS04 1片 2.二输入四与非门74LS00 1片 3.示波器 1台

三、实验内容

1.将74LS04中的三个反相器串接在一起(前级的输出作为下一级的输入)。第l级反相器的输入接1MHz脉冲源。将第1级反相器的输入和第3级反相器的输出分别作为74LSOO中一个与非门的输入，用示波器观测与非门的输出。

2.将74LS04中的五个反相器串接在一起。第1级反相器的输入接lMHz脉冲源。将第l级反相器的输入和第3级反相器的输出分别作为74LSOO中一个与非门的输入，用示波器观测与非门的输出。

四、实验接线图

1、实验l的接线图

2、实验2的接线图

3、分析波形图上冒险现象产生的原因。

假定第一级反相器的输入lMHz脉冲用A代表，那未OUTPUT = AA。如果仅考虑逻辑表达式，那末输出是固定的高电平，示波器上应显示出一个代表高电平的直线。但是由于Z是由A经过三级反相器(或者五级反相器)产生的，它的跳变时间比A的跳变时间有所延迟，产生了冒险现象，在与非门的输出引起出现向下的毛刺。由于五级反相器的延迟时间大于三级反相器的延迟时间，因此实验2中波形的毛刺与实验1中波形的毛刺相比，既宽又长。

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五、实验预习要求

复习课本中关于组合逻辑冒险的知识。

六、实验要求

用示波器同时观察lMHz和OUTPUT输出波形，并画出实验1和实验2的波形。

七、思考题

1、组合逻辑中的冒险现象是如何产生的？ 2、消除组合逻辑冒险的方法有那些？

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实验七 触发器

（验证性实验）

一、实验目的

1. 掌握RS触发器、D触发器、JK触发器的工作原理。 2. 学会正确使用RS触发器、D触发器、JK触发器。

二、实验所用器件和仪表

1. 四2输入正与非门74LS00 1片 2. 双D触发器74LS74 1片 3. 双JK触发器74LS112或74LS73 1片 4. 示波器 1台

三、实验原理

触发器具有两个稳定状态，用以表示逻辑状态“1”和“0”，在一定的外界信号作用下，可以从一个稳定状态翻转到另一个稳定状态，它是一个具有记忆功能的二进制信息存贮器件，是构成各种时序电路的最基本逻辑单元。 1、基本RS触发器

图7.1为由两个与非门交叉耦合构成的基本RS触发器，它是无时钟控制低电平直接触发的触发器。基本RS触发器具有置“0”、置“1”和“保持”三种功能。通常称S为置“1”端，因为S＝0（R＝1）时触发器被置“1”；R为置“0”端，因为R＝0（S＝1）时触发器被置“0”，当S＝R＝1时状态保持；S＝R＝0时，触发器状态不定，应避免此种情况发生，表9－1为基本RS触发器的功能表。

基本RS触发器。也可以用两个“或非门”组成，此时为高电平触发有效。 表7.1

输 入 S R输 出 Qn+1 1 0 Qn φ Qn+1 0 1

图7.1 基本RS触发器

2、D触发器

1 0 1 0 1 0 0 1 Qn φ 在输入信号为单端的情况下，D触发器用起来最为方便，其状态方程为Q

n + 1

＝D，

n

其输出状态的更新发生在CP脉冲的上升沿，故又称为上升沿触发的边沿触发器，触

发器的状态只取决于时钟到来前D端的状态，D触发器的应用很广，可用作数字信号的寄存，移位寄存，分频和波形发生等。有很多种型号可供各种用途的需要而选用。

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如双D 74LS74、四D 74LS175、六D 74LS174等。

图7.2 为双D 74LS74的引脚排列及逻辑符号。功能如表7.2

图7.2 74LS74引脚排列及逻辑符号

表7.2

输 入 输 出 SD RD CP × × × ↑ ↑ ↓ D × × × 1 0 × Qn＋1 1 0 φ 1 0 Qn Qn＋1 0 1 0 1 1 1 1 0 0 1 1 1 0 1 φ 0 1 Qn

3、JK触发器

在输入信号为双端的情况下，JK触发器是功能完善、使用灵活和通用性较强的一种触发器。本实验采用74LS112双JK触发器，是下降边沿触发的边沿触发器。引脚功能及逻辑符号如图7.2所示。 JK触发器的状态方程为 Qn + 1 ＝JQn＋KQn

J和K是数据输入端，是触发器状态更新的依据。Q与Q 为两个互补输出端。通常把 Q＝0、Q＝1的状态定为触发器“0”状态；而把Q＝1，Q＝0定为“1”状态。

图7.2 74LS112双JK触发器引脚排列及逻辑符号

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下降沿触发JK触发器的功能如表7.2。 表7.2 输 入 SD RD 输 出 K × × × 0 0 1 1 × Qn + 1 1 0 φ Qn 1 0 QnCP × × × ↓ ↓ ↓ ↓ ↑ J × × × 0 1 0 1 × Qn + 1 0 1 0 1 1 1 1 1 1 0 0 1 1 1 1 1 0 1 φ Qn 0 1 Qn Qn Qn 注：×— 任意态 ↓— 高到低电平跳变 ↑— 低到高电平跳变 Qn（Qn ）— 现态 Qn+1（Qn+1

）— 次态 φ— 不定态

JK触发器常被用作缓冲存储器，移位寄存器和计数器。

四、实验内容

1、 用74LSOO构成一个RS触发器。

2、 双D触发器74LS74中一个触发器功能测试。

3、 制定对双JK触发器74LS112一个JK触发器的测试方案，并进行测试。 五、实验接线图

1、按照图7.1接线。R、S端接电平开关输出，Q、Q 端接电平指示灯。改变 R、S的电平，观测并记录Q、Q 的值。

2、（1）将CLR（复位）、PR（置位）引脚接实验台电平开关输出，Q、Q引脚接电平指示灯。改变CLR、PR的电平，观察并记录Q、Q 的值。

图7.3 74LS74测试图1 图7.4 74LS74测试图2

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（2）在（1）的基础上，置CLR、PR引脚为高电平，D（数据）引脚接电平开关输出， CK（时钟）引脚接单脉冲。在D为高电平和低电平的情况，分别按单脉冲按钮，观察Q、Q的值，记录下来。

(3）在（1）的基础上，将D引脚接 1MHz 脉冲源，CK引脚接10MHz脉冲源。用双踪示波器同时观测D端和CP端，记录波形；同时观测D端、Q端，记录波形。分析原因。

测试步骤及结果如下：

1CLR ＝ 0，PR = l，测得 Q = 1, Q = 0。 ○

2 CLR = l, PR = l，测得 Q = l, Q = 0。 ○

3 CLR = l, PR = 0，测得 Q = 0, Q = 1。 ○

4 CLR = l, PR = l，测得 Q = 0, Q = l。 ○

5 CLR = 0, PR = 0，侧得 Q = 1，Q = l。 ○

6 CLR = 1，PR = 1, D = 1，CK 接单脉冲，按单脉冲按钮，测得Q= 0, Q = l ○

7 CLR = 1, PR = 1, D = 0, CK 接单脉冲，按单脉冲按钮，测得Q= 1, Q = 0 ○

8 CLR = l, PR = 1, D接 1 MHz 脉冲， CK接5 MHz ，测得 D 端、Q 端波形 ○如下：

图 7.5 D 触发器 D 端、Q 端波形图

9在示波器上同时观测 Q、 ○CK 的波形，观测到 Q 的波形只在 CK 的上升沿才发生变化。

3、仿照74LS74测试方法和步骤，完成对74LS112（74LS73）功能的测试。

六、实验预习要求

1、复习课本中触发器相关理论知识。

2、设计对JK触发器功能进行测试的电路图。

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七、实验要求

1、认真完成实验，记录实验结果。

2、双踪显示，观察上升沿、下降沿触发，画出波形图，注意相位关系。 3、通过实验理解触发器的概念及“置0”、“置1”功能。 4、列表整理各类触发器的逻辑功能。

八、思考题

考虑触发器间相互转换的问题。

九、兴趣实验

双相时钟脉冲电路

用JK触发器及与非门构成的双相时钟脉冲电路如图7.6所示，此电路是用来将时钟脉冲CP转换成两相时钟脉冲CPA及CPB，其频率相同、相位不同。

分析电路工作原理，并按图8－9接线，用双踪示波器同时观察CP、CPA；CP、CPB

及CPA、CPB波形，并描绘之。

图7.6 双相时钟脉冲电路

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实验八 简单时序逻辑电路的设计

（设计性实验）

一、实验目的

掌握简单时序电路的分析、设计、测试方法。

二、实验所用器件和仪器

1. 双 JK 触发器74LS112或74LS73 2片 2. 双 D 触发器 74LS74 2片 3. 四 2 输入与非门 74LS00 1片 4. 示波器 1台

三、实验原理

计数器是一个用以实现计数功能的时序部件，它不仅可用来计脉冲数，还常用作数字系统的定时、分频和执行数字运算以及其它特定的逻辑功能。

计数器种类很多。按构成计数器中的各触发器是否使用一个时钟脉冲源来分，有同步计数器和异步计数器。根据计数制的不同，分为二进制计数器，十进制计数器和任意进制计数器。根据计数的增减趋势，又分为加法、减法和可逆计数器。还有可预置数和可编程序功能计数器等等。目前，无论是TTL还是CMOS集成电路，都有品种较齐全的中规模集成计数器。使用者只要借助于器件手册提供的功能表和工作波形图以及引出端的排列，就能正确地运用这些器件。

四、实验内容：

1. 双 D 触发器 74LS74 构成的二进制计数器（分频器）。

2. 用 2 片 74LS112 构成一个二进制计数器，重做内容 l 的实验。

3. 用 2 片 74LS112 构成一个异步十进制计数器。

五、实验提示：

1. 74LS74、74LS112引脚图和功能表见实验七。

2. 74LS73 引脚 11 是 GND ，引脚 4 是 Vcc 。

3. D 触发器 74LS74 是上升沿触发，JK 触发器 74LS73 是下降沿触发。

六、实验参考方案

双 D 触发器 74LS74 构成的二进制计数器（分频器）

(l）自行设计电路，画出电路图。在实验箱上连接线路，检查电路，保证正确无误情况下，打开电源，按要求记录数据。

Q0 Q1 Q2 Q3

图8.1 74LS74 构成的二进制计数器

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(2）将 Q0、Q1、 Q2、Q3 复位。

方法：CLR接逻辑开关K1，CLK接单脉冲，Q0、Q1、 Q2、Q3接LED指示灯。置K1为低电平， 四个指示灯灭，表示Q3Q2Q1Q0为0000。

(3）由时钟输入单脉冲，测试并记录 Q0、Q1、 Q2、Q3 的状态。 方法：置K1为高电平， 按单脉冲按钮，记录Q3Q2Q1Q0的状态：

Q3 Q2 Q1 Q0 0 0 0 0 0 0 0 1 0 0 1 0 0 0 1 1 0 1 0 0 0 1 0 1 0 1 1 0 0 1 1 1 1 0 0 0 1 0 0 1 1 0 1 0 1 0 1 1 1 1 0 0 1 1 0 1 1 1 1 0 1 1 1 1 0 0 0 0 (4）由时钟输入连续脉冲，观测并记录 Q0、Q1、 Q2、Q3 的波形。

方法：将CLK改接1MHz连续脉冲，用示波器观测Q0、Q1、 Q2、Q3 的波形，画出

连续计数脉冲下Q0、Q1、 Q2、Q3 的波形如下：

图8.2 二进制计数器波形图

七、实验预习要求

1. 复习课本中触发器、计数器等相关内容。 2. 实验前要求必须设计好电路。

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实验九 计数器的设计

（设计性实验）

一、实脸目的

1. 掌握计数器 74LS162 的功能。 2. 掌握计数器的级联方法。

3. 熟悉任意模计数器的构成方法。 4. 熟悉数码管的使用。

二、实验说明

计数器器件是应用较广的器件之一。它有很多型号，各自完成不同的功能，供使用中根据不同的需要选用。本实验选用 74LS162 做实验用器件。74LS162 引脚图见附录。 74LS162 是十进制 BCD 同步计数器。Clock 是时钟输入端，上升沿触发计数触发器翻转。允许端P 和 T 都为高电平时允许计数，允许端 T 为低时禁止 Carry产生。同步预置端 Load 加低电平时，在下一个时钟的上升沿将计数器置为预置数据端的值。清除端 Clear 为同步清除，低电平有效，在下一个时钟的上升沿将计数器复位为0。 74LS162 的进位位Carry在计数值等于 9 时，进位位 Carry为高，脉宽是1 个时钟周期，可用于级联。

1. 用复位法获得任意进制计数器

假定已有N进制计数器，而需要得到一个M进制计数器时，只要M＜N，用复位法使计数器计数到M时置“0”，即获得M进制计数器。

2. 利用预置功能得到M进制计数器

三、实验所用器件和仪器

1. 同步 4 位 BCD 计数器 74LS162 2片 2. 二输入四与非门 74LS00 1片 3. 示波器 1台

四、实验内容

l. 用 1 片 74LS162 和l片74LSOO 采用复位法构成一个模 7 计数器。 （1）自行设计电路，画出电路图。

（2）用单脉冲做计数时钟，观测计数状态，并记录，写出状态转移表。 （3）用1 MHz连续脉冲做计数时钟，观测并记录 QD、QC、 QB、QA的波形。 2. 用 1 片 74LS162 和l片74LSOO 采用置位法构成一个模 7 计数器。 （1）自行设计电路，画出电路图。

（2）用单脉冲做计数时钟，观测计教状态，并记录，写出状态转移表。 （3）用1 MHz连续脉冲做计数时钟，观测并记录 QD、QC、 QB、QA的波形。 3. 用两片 74LS162 和l片74LS00 构成一个模 60 计数器。

自行设计电路，画出电路图。2片74LSl62 的 QD、QC、 QB、QA分别接两个数码管的D、B、C、A 。用单脉冲做计数时钟，观测数码管数字的变化，记录计数周期，检验设计和接线是否正确。

4. 用两片 74LS162 和l片74LS00 构成一个模 24 计数器。

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五、参考实验方案

1. 采用复位法构成一个模 7 计数器，接线图如图9.1。

图9.1 复位法七进制计数器 图9.2 置位法七进制计数器

2. 采用置位法构成一个模 7 计数器，接线图如图9.2。

六、实验预习要求

1. 复习有关计数器部分内容。

2. 绘出各实验内容的详细线路图。 3. 拟出各实验内容所需的测试记录表格。

4. 查手册，熟悉实验所用各集成块的引脚排列图。

七、实验报告

1、画出实验线路图，记录计数器状态转移表，绘出实验所得的波形图。对实验结果进行分析。

2、总结使用集成计数器的体会。

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实验十 四相时钟分配器的设计

（设计性实验）

一、实验目的

1、学习时序脉冲分配器的设计方法。

2、巩固用示波器测量三个以上波形时序关系的方法。

二、实验原理

时钟分配器是将输入时钟脉冲经过一定的分频后分别送到各路输出的逻辑电路。它的作用是产生多路顺序脉冲信号，其组成原理 框图由一个模M的计数器及相应的译码电路组成， 也可以由环形计数器构成，其中M等于输出脉冲 的路数。图10.1中CP端上的系列脉冲经N位二 进制计数器和相应的译码器，可以转变为2N 路顺 序输出脉冲。

图10.1 时钟分配器的组成

二、实验所用器件和仪表

1. 双 JK 触发器 74LS112 2片 2. 双 2 - 4 线译码器 74LS139 1片 3. 六反相器 74LS04 1片 4. 示波器 1台

三、实验内容

设计一个用上述器件构成的四相时钟分配器。要求的时序关系如下： 1 2 3 4 1 2 3 4

图10.2 四相时钟分配器

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四、实验提示

1.用 74LS73 构成一个四进制计数器。 2. 计数器输出Q0、Q1作为译码器的输入。

3. 用示波器测量多个信号的时序关系是以测量两个信号的时序关系为基础的。本实验中，可首先测量 CP 和 A相时钟的时序关系，然后测量其它相时钟和 A 相时钟的时序关系。

五、实验预习要求

1、复习有关脉冲分配器的原理。

2、按实验任务要求，设计实验线路，并拟定实验方案及步骤。

六、实验报告

1. 画出完整的实验线路。

2. 在实验台上按逻辑图连接线路。示波器测量 CP、A相、B相、C相、D相的时序关系，画出时序图，检查是否满足要求。

3. 总结分析实验结果

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附录：常用集成电路引脚排列

74LS28四2输入或非门

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4-2-3-2与或非门74LS64 双JK触发器74LS73（带清除端）

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同步十进制计数器74LS162

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