2013全国电子设计大赛专用DDS模块
DDS模块设计
DDS模块的设计是本系统的重点，也是本章阐述的重点。DDS模块主要是围绕芯片AD9854进行设计的，设计要求既要满足性能指标，还要求优化电路，减小电路面积，否则13路DDS共同存在会使系统体积显得较大。下面先介绍AD9854的基本特性。
4.2.1 AD9851介绍
时钟模式参考时钟输入４＊－２０＊参考频率倍频器频率累加器相位累加器１４位相位偏置字波形存储器数字乘法器逆sinc滤波器上升和下降边沿乘法器１２位Ｄ／Ａ模拟信号输出１２位幅度调制数据４８位频率转换字ＦＳＫ／ＢＰＳＫ／ＨＯＬＤ更新双向寄存器更新信号频率控制字，以及频率控制逻辑１２位控制数据１２位Ｄ／Ａ模拟信号输出比较器输入程序寄存器读信号写信号Ｉ／Ｏ端口缓冲器６位地址总线８位数据总线程序更新时钟比较器输出串行／并行选择复位电源地图4-2 AD9851功能结构框图
如图4-2所示，AD9851内部包括一个具有48位相位累加器、一个可编程时钟倍频器、一个反sinc滤波器、两个12位300MHz DAC，一个高速模拟比较器以及接口逻辑电路。其主要性能特点如下：
1. 高达300MHz的系统时钟；
2. 能输出一般调制信号，FSK，BPSK，PSK，CHIRP，AM等； 3. 100MHz时具有80dB的信噪比；
4. 内部有4*到20*的可编程时钟倍频器；
5. 两个48位频率控制字寄存器，能够实现很高的频率分辨率。 6. 两个14位相位偏置寄存器，提供初始相位设置。
7. 带有100MHz的8位并行数据传输口或10MHz的串行数据传输口。 AD9854的芯片封装图如下：
图4-3 AD9851芯片封装图
AD9851有40个程序寄存器，对AD9851的控制就是对这些程序寄存器写数据实现的。
表4-1 AD9851并行接口寄存器功能
Table 4-1 AD9851 parallel interface registers function 并行地址 寄存器功能 默认值 0x00 0x01 0x02 0x03 0x04 0x05 0x06 0x07 0x08 0x09 0x0A 0x0B 相位寄存器#1<13:8>(15,14位无效) 相位寄存器#1<7:0> 相位寄存器#2<13:8>(15,14位无效) 相位寄存器#2<7:0> 频率转换字#1<47:40> 频率转换字#1<39:32> 频率转换字#1<31:24> 频率转换字#1<23:16> 频率转换字#1<15:8> 频率转换字#1<7:0> 频率转换字#1<47:40> 频率转换字#1<39:32> 0x00 0x00 0x00 0x00 0x00 0x00 0x00 0x00 0x00 0x00 0x00 0x00 0x0C 0x0D 0x0E 0x0F 0x10 0x11 0x12 0x13 0x14 0x15 0x16 0x17 0x18 0x19 0x1A 0x1B 0x1C 0x1D 0x1E 0x1F 0x20 0x21 0x22 0x23 0x24 0x25 0x26 0x27 频率转换字#1<31:24> 频率转换字#1<23:16> 频率转换字#1<15:8> 频率转换字#1<7:0> 三角频率字<47:40> 三角频率字<39:32> 三角频率字<31:24> 三角频率字<23:16> 三角频率字<15:8> 三角频率字<7:0> 更新时钟计数器<31:24> 更新时钟计数器<23:16> 更新时钟计数器<15:8> 更新时钟计数器<7:0> 边沿速率计数器<19:16>(23,22,21,20不起作用) 边沿速率计数器<15:8> 边沿速率计数器<7:0> 节电控制 时钟倍频控制器 DDS模式控制与累加器清零控制 传输模式，和OSK控制 输出幅度乘法器I<11:8>(15,14,13,12不起作用) 输出幅度乘法器I<7:0> 输出幅度乘法器Q<11:8>(15,14,13,12不起作用) 输出幅度乘法器Q<7:0> 输出边沿变化率控制器<7:0> QDAC,Q通道D/A输入<11:8> QDAC，Q通道D/A输入<7:0> 表4-2 AD9851控制寄存器功能
Table 5-2 AD9851 control registers function ７ ６ ５ ４ ３ ２ １ N PLL范围 ACC２清零 开输出滤波 N PLL低通 Triangle 比较器 0 倍频 ４位 N 倍频３位 模式位 2 控制DAC 倍频２位 模式位 2 I通道DAC 倍频 １位 模式位 2 0x00 0x00 0x00 0x00 0x00 0x00 0x00 0x00 0x00 0x00 0x00 0x00 0x00 0x40 0x00 0x00 0x00 0x00 0x64 0x20 0x20 0x00 0x00 0x00 0x00 0x80 0x00 0x00 地址 ０ 数字部分 倍频０位 内部更新 默认值 0x00 0x64 0x01 0x1D N 0x1E N 0x1F ACC1清零 0x20 N OSK使OSK模N N 串行地SDO有0x20 能 式 位字节效 优先 通过并行总线将数据写入程序寄存器时，实际上只是暂存在I/O缓冲区中，只有提供更新信号，这些数据才会更新到程序寄存器。AD9851提供两种更新方式，内部更新和外部更新。内部更新通过更新时钟计数器完成，当计数器计自减为零后会产生一个内部更新信号；外部更新需要在外部更新管脚上给与一个高电平脉冲。默认的更新模式为内部更新，可以通
过设置控制寄存器0x1F的0位进行修改。
4.4.2 多AD9851应用原理与方法
多路相位可控信号源的设计关键是实现多路DDS模块的相位的同步控制。要实现多路DDS相位同步，只需要在各DDS设置完成相位偏置后，提供一个使各路DDS同步工作的外部更新信号。根据这样的工作原理，以AD9851为例，给出多路相位可控信号源的基本结构。
相位偏置设置Update参考时钟 DDS1DDS2DDS3ABC参考时钟 DDS1DDS2DDS3 图4-4 多路DDS组成相位可控信号原理图 chart4-4 mult-DDS constitution and principium
图4-4中左半部分是一个正确多路DDS的结构，由一个统一时钟源提供参考时钟，相位偏置通过并行或串行总线设置，其值保存于各路AD9851的缓冲寄存器中。通过统一的外部更新信号启动各路DDS同步工作，从而实现了各路DDS信号之间以固定的相位差同步工作。
参考时钟的连线方式很重要，图4-4右半部分给出了种错误的连接方式。参考时钟到各DDS的距离不等，这就会引起各路DDS的参考时钟不同步，从而也无法保证各路DDS的同步。
此外外部更新信号Update虽然没有必要严格的等长，但最好要与参考时钟保证正确的时序，因为Update信号送入AD9851后会在内部系统时钟（由外部时钟倍频和锁相得到）的上升沿触发更新。各路DDS的Update信号与内部系统时钟有可能出现一个时钟周期的抖动，在这个系统时钟的前后两个时间点产生更新。Update信号与系统时钟的时序要求如下：
参考时钟更新脉冲0.3ns1.5ns
图4-5a 单端外部参考时钟输入模式下更新信号时序
chart 4-5a Update scheduling in single refer clock mode
参考时钟更新脉冲0.5ns1.2ns
图4.5b 差分外部参考时钟输入模式时序更新信号时序
chart 4-5a Update scheduling in differnece refer clock mode
对于AD9851而言，其真正的相位值，是相位偏置值和相位累加器的输出值的和，在对相位偏置值更新时，一定要保证相位累加器的值是确定的。最简单的方法是在设置相位前，
将所有AD9851通过Master Reset信号重置，此时AD9851的寄存器恢复到默认值（见表4-1）。
下面步骤可完成对多个AD9851实现相位可控同步输出：
1，上电后给所有AD9851的复位信号管脚MasterRest提供一个长达10个系统时钟的复位信号，此时所有AD9851的程序寄存器都恢复为默认值。
2,使用并行总线设置AD9851的特殊功能寄存器：
a,更新模式设置为外部信号更新模式，且DDS工作在Single模式下，即寄存器0x1F=0x00；
b,参考时钟为30MHz,这里要获得210MHz的系统时钟，所以倍频数设置为７,由于超过200MHz,要开PLL低通，即寄存器0x1e=0x3d；
c,电源只打开I通道DAC和数字部分，寄存器0x1D=0x14；
d,开输出滤波，不用OSK功能，寄存器0x20=0x40;设置内部更新时钟，也可以不设置。
3,所有的AD9854完成模式设置后，内部更新时钟寄存器计数到0时，步骤2的设置才真正更新。此时由于频率控制字为0，因此相位累加器不工作，始终为0。
4,按以上步骤完成所有AD9851的初始设置后，使用并行传输向各AD9851写入频率转换字#1和相位偏置寄存器#1。
5,完成所有AD9851的频率和相位设置后，给一个全局的外部更新信号Update，此时各路AD9851就开始同步工作。注意Update信号的时序要求非常严格，最好满足图4.5的时序。
完成各路AD9851的初次同步输出后，若改变频率控制字，就不能在保证相位的正确设置了，此时可以设置特殊寄存器位ACC0(0x1F的6，7位)强制清零，然后再同步恢复的方式实现相位累加器输出的同步。
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