第３０卷第６期 泰山学院学报 Ｖｏ１．３０ Ｎ０．６ ２００８年１１月 Ｊ０ＵＲＮＡＬ ＯＦ ＴＡＩＳＨＡＮ ＵＮＩＶＥＲＳＩＴＹ ＮＯＶ． ２ｏｏ８ 可变频标准信号源的ＶＨＤＬ设计 王春玲，王杰 （泰山学院物理与电子工程学院，山东泰安２７１０２１） ［摘要］ 本文实现了基于ＥＤＡ技术的多种标准信号源的设计，并利用分频原理实现了输出信号的变频 控制．通过编译和仿真验证了设计的可行性．本文对多种信号发生器的嵌入式设计具有参考价值． ［关键词］ 标准信号源；分频；时序仿真；嵌入式设计 ［中图分类号］ＴＮ４０９ ［文献标识码］ Ａ ［文章编号］ １６７２—２５９０（２００８）０６—００７９—０４ １ 引言 标准信号主要指正弦波（ｓｉｎ）、三角波（ｄｅｌｔａ）、锯齿波（１ａｄｄｅｒ）、斜波（包括递增斜波（ｉｅｒｓ）和递减斜 波（ｄｅｒｓ））、方波等周期波，在电子测量和自动控制领域应用广泛，嵌人式系统的设计和测试中往往需要 嵌入标准信号源．模拟标准信号源因其电路复杂，体积大不适于嵌人式应用；专用的标准信号源集成电 路功能完整，但单位成本较高；且功能固定，无法根据需要进行功能扩展或灵活调整信号种类及带宽、幅 值等指标，不利于嵌人式应用；基于单片机的信号源设计在适应不同用户需求和功能扩展等方面也不够 方便． 利用ＶＨＤＬ，以低成本ＦＰＧＡ／ＣＰＬＤ器件为载体进行设计，具有描述综合化、设计周期短、测试方便、 设计可ＩＰ化、便于移植、升级和系列化设计、设计与生产成本低廉等优势．本文采用ＥＤＡ方法设计具有 变频功能的多种标准信号源． ２变频信号源的设计原理 信号源的结构一般如图１所示． 图１信号源结构图 信号源的波形数据一般存放在只读存储器ＲＯＭ中． 周期性信号源的频率决定因素有二：（１）计数器即波形调频器的计数时钟ＣＬＫ，当波形存储的点数 一定时，计数时钟ＣＬＫ频率 越高，读出一周期波形数据的时间就越短，产生波形的输出频率 就越 高；反之，则波形频率越低．所以，改变计数器的计数时钟ＣＬＫ可以实现调频目的．（２）波形数据的点数． 当计数时钟ＣＬＫ频率＿厂ｃ一定时，一个周期内波形点数越多，读完一个周期数据所需的时间就越长，波形 ［收稿日期］２００８—０９—１６ ［基金项目］泰山学院科研资助重点立项项目（Ｐ０６—２一Ｏ１） ［作者简介］王春玲（１９６５一），女，山东肥城人，泰山学院物理与电子工程学院副教授，硕士 ８０ 泰山学院学报 第３０卷 频率加就越低；反之则越高． 若利用后者控制波形频率，一方面在需要最低频信号频率（如１Ｈｚ）时要求有很大的波形数据存储 空间；另一方面，每改变一次波形频率就需要改变一次波形存储点数，这样设计出的波形发生器灵活性 很差．因此我们选用前者即改变计数器输出时钟频率 的方法，存储点数ｎ可保持不变，通过对来自晶 振的时钟信号厂ｃ进行分频设计，合理控制分频系数入即可实现所需要的波形存储器计数时钟ＣＬＫ的变 化，最终实现通过低频滤波器ＬＦＦ的输出波形频率的灵活控制． ２．１ 基于分频器的变频设计 在此我们利用ＦＰＧＡ／ＣＰＬＤ器中的可编程特性，采用分频原理实现变频．设计要求采用８个频率 档，即输入时钟频率 的８分频（１／２ （ｎ＝１～８）），核心是一个８位二进制（２５６进制）加计数器．随着 时钟脉冲的到来，８位二进制数组不断改变，根据三位拨码开关ｆｐｋ（２．．０）的设置不同，利用内部３—８ 泽码器分别选择该８位二进制数组对应的不同位输出，例如：当ｆｐｋ（２．．０）＝０００时，输出频率ｆｏ＝厂ｃ，分 频数ｎ＝ｌ，输出波形为计数器的８位二进制数组的Ｄｏ位，实现对输入信号ｃｌｋ的二分频脉冲；当ｆｐｋ （２．．０）＝００１时，输出频率ｆｏ＝ｆｃ／２ ，分频数ｎ＝２，输出为８位二进制数组的Ｄｌ位，是对ｃｌｋ的四分频 脉冲；……；以此类推，八位二进制数组的第０—７位分别实现２ （ｎ＝１～８）分频，实现了可控的２的整 数次幂分频器． 用分频器实现的变频控制输出仿真波形如图１所示（ＶＨＤＬ程序略）． ｅｌｋ ｛』 Ｌｊ～Ｕ 、ｕ Ｉｌｊ Ｕ１ｕ Ｕ Ｕ Ｕ— Ｌｆ’ ｌｊ～ｌｊ ２．／、 ’ｌｊ Ｕ Ｕ—Ｕ 《蔷 肇 ｝｛‘ ０ Ｘ ｌ ｊ Ｘ≥ —矗诤辩ＩＪ１ ｝ ｌ Ｊ ｌ ｌ ｌ １ ｌ ｛ ｌ ｌ ｌ ｌ Ｉ ｌ 图２ 分频器的仿真波形图 ２．２多种标准信号模块的ＶＨＤＬ设计 对于所需要的各种标准信号，可以分别进行ＶＨＤＬ设计，以满足不同需要． ２．２．１正弦信号 正弦信号发生器可以利用ＦＰＧＡ器件内部的嵌入式阵列块ＥＡＢ存储波形数据（取点数为６４），通 过定制参数可设置宏功能块ｌｐｍ—ｒｏｍ，作为模块供顶层电路调用．其ＶＨＤＬ设计如下，其中调用了底层 模块ｓｉｎｄａｔａ．ｖｈｄ． ｅｎｔｉｔｙ ｓｍｇｔ ｌＳ ｐｏｒｔ（ｅｌｋ：ｉｎ ｓｔｄ—ｌｏｇｉｃ；一一信号源时钟 ｄｏｕｔ：ｏｕｔ ｓｔｄｌｏｇｉｃ——ｖｅｃｔｏｒ（７ ｄｏｗｎｔｏ ０））；一一８位波形输出 ｅｎｄ； ａｒｃｈｉｔｅｃｔｕｒｅ ｄａｃｃ ｏｆ ｓｉｎｇｔ ｉｓ ｃｏｍｐｏｎｅｎｔ ｓｉｎｄａｔａ 一一调用波形数据存储器ＬＰＭ．ＲＯＭ ｐｏｒｔ（ａｄｄｒｅｓｓ：ｉｎ ｓｔｄ—ｌｏｇｉｃ—ｖｅｃｔｏｒ（５ ｄｏｗｎｔｏ ０）； ｉｎｃｌｏｃｋ：ｉｎ ｓｔｄ—ｌｏｇｉｃ； ｑ：ｏｕｔ ｓｔｄｌｏｇｉｃ——ｖｅｃｔｏｒ（７ ｄｏｗｎｔｏ ０））； ｅｎｄ ｃｏｍｐｏｎｅｎｔ； ｓｉｇｎａｌ ｑｌ：ｓｔｄ—ｌｏｇｉｃ—ｖｅｃｔｏｒ（５ ｄｏｗｎｔｏ ０）； ｂｅｇｉｎ ｐ ’ｏｃｅｓｓ（ｅｌｋ） 一一地址发生器进程 ｂｅｇｉｎ ｉｆ ｃｌｋ，、、’ｅｎｔ ａｎｄ ｃｌｋ：１ ｔｈｅｎ ｑｌ＜＝ｑｌ＋１： 第６期 王春玲等：可变频标准信号源的ＶＨＤＬ设计 ８ｌ ｅｎｄ ｉｆ； ｅｎｄ ｐｒｏｃｅｓｓ； ｕｌ：ｓｉｎｄａｔａ ｐｏｒｔ ｍａｐ（ａｄｄｒｅｓｓ＝＞ｑｌ，ｑ ＞ｄｏｕｒ，ｉｎｃｌｏｃｋ＝＞ｅｌｋ）； ｅｎｄ； ．仿真时序如图３所示，与嵌入式阵列块ＥＡＢ中的存储波形数据对照，可以验证时序是正确的 图３ 正弦信号发生器的仿真时序波形 地址发生器模块（ｆｅｎｐｉｎｑｉ）与正弦信号发生器模块（ｓｉｎｇｔ）构成的频率可控正弦信号发生器电路见 图４．改变分额输入ｆｐｋ（２．．０）的数值，即可得到不同频率的正弦信号输出． Ｉ耋ＮＯ， Ｎ叠盖 ０ＬＫ 瓮 ———砩砸ｑ２ 掰 竺坚！苎＇＿：型一一Ｉ 图４频率可。控正弦信号发生器顶层电路图 ２．２．２其他标准信号 其他波形的变频控制原理与正弦信号的变频控制原理类似，区别只是波形数据的不同．可以采用与 正弦波相同的思路，先采样得到波形数据（可以用ＭＡＴＬＡＢ完成，点数可根据需要设置，此处取６４点） 然后存储在ＥＡＢ中，由顶层电路调用．也可以直接用ＶＨＤＬ语言实现各不同波形模块的设计．在此采用 第二种方法，因与正弦信号相比，三角波（ｄｅｌｔａ）、锯齿波（１ａｄｄｅｒ）、斜波（包括递增斜波（ｉｃｒｓ）和递减斜波 （ｄｃｒｓ））的ＶＨＤＬ设计相对简单，与采用ＥＡＢ相比，占用资源更少． 三角波（ｄｅｌｔａ）的原理是定义一个变量ａ，当输出小于“１１１１１１ｌ０”时，再来一个脉冲输出置０，ａ置０； 否则当输出大于“００００００００”时，每来一个脉冲输出减ｌ，ａ置１．锯齿波也是定义一个变量ａ，当输出等于 “１１ｌ１１１１１”时，再来一个脉冲，输出置０，ａ置１；否则每来一个脉冲输出加１６，ａ置１．递增斜波（ｉｃｒｓ）和 递减斜波（ｄｃｒｓ））则是每来一个脉冲分别使输入加１或减Ｉ即可．递减斜波（ｄｃｒｓ））的ＶＨＤＬ设计如下． ｅｎｔｌｔｙ ｄｃｒｓ ｉＳ ｐｏｒｔ（ｃｌｋ，ｒｅｓｅｔ：ｓｔｄ—ｌｏｇｉｃ； ｑ：ｏｕｔ ｓｔｄ—ｌｏｇｉｃ—ｖｅｃｔｏｒ（７ ｄｏｗｎｔｏ ０））； ｅｎｄ ｄｃｒｓ； ａｒｃｈｉｔｅｃｔｕｒｅ ｂｅｈａｖｅ ｏｆ ｄｃｒｓ ｉＳ ｂｅｇｉｎ ｐｒｏｃｅｓｓ（ｃｌｋ，ｒｅｓｅｔ） ｖａｒｉａｂｌｅ ｔｍｐ：ｓｔｄ ｌｏｇｉｃ—ｖｅｃｔｏｒ（７ ｄｏｗｎｔｏ ０）； ｂｅｇｉｎ ｉｆ ｒｅｓｅｔ＝ ０ ｔｈｅｎ ｔｍｐ：＝”１１１１１１１１”： ｅｌｓｉｆ ｃｌｋ￣ｖｅｎｔ ａｎｄ ｃｌｋ＝ ｌ ｔｈｅｒｌ ｉｆ ｔｍｐ：”００００００００”ｔｈｅｎ ｔｍｐ：＝”１ １ １１１ １ １１”： ｅｌｓｅ ｔｍｐ：＝ｔｍｐ一１： ｅｎｄ ｉｆ； ｅｎｄ ｉｆ； ｑ＜＝ｔｍｐ： ８２ 泰山学院学报 第３Ｏ卷 ｅｎｄ ｐｒｏｃｅｓｓ； ｅｎｄ ｂｅｈａｖｅ； 设计结果完成编译、仿真后分别打包，供顶层电路调用． 信号源输出波形的选择可以通过选择模块ｗａｖｅｓｅｌ实现，设置输入控制端ｓｅ１供用户选择输出为三 角波、锯齿波等． ３ 变频标准信号源的顶层电路设计 顶层电路以原理图形式完成，见图５．图６给出选择控制端ｓｅｌ＝０、１（即选择输出波形为递增斜波 （ｉｃｒｓ）和递减斜波（ｄｃｒｓ）），分频控制端ｆｐｋ（２．．０）：ｌ、２（即输出频率取时钟ｅｌｋ的２分频和４分频）时 的仿真时序图． ｆｐ畦２ｑ 。＿１ ｌｌ ｆｅ ｛ｅ｜ｔ ｏｌ 图５ 变频标准信号源的顶层电路原理图 ｒｅ￣ｅｔ １ 。—ｊ ｃｔｋ ０ 咖唧嘲胍唧嘲ｌ８咖８嗍嘲咖嘲咖哪嘲嘲８啷咖嘲嘲嘲硼釉咖矾舶唧ｌ咖咖哪咖聃嘲咖咖咖悯唧８眦 萄ｉ ｓｅ［¨０ｌ・ ０ 、 亩ｉ 研｛２ ｏ】一 ｉｉ ｑ ０ｌ － ． ． ！趣篓靼婴ｌ塑楚鞭堕Ｉ 趣！楚！ ！！翘 ｙ皂 靼！ 楚 楚！ 望Ｘ ｊＩ： 。Ｘ Ｉ：Ｘ篓！上翼］＿Ｘ 图６变频标准信号源顶层电路仿真时序图 ４ 结语 本文以大规模可编程器件ＦＰＧＡ为载体，利用多种ＥＤＡ方法实现了变频标准信号源的设计．由于 占用硬件资源很少，可以方便地嵌人其他设计系统作为其中的信号发生模块；设计成果可以软ＩＰ核形 式存在，因此可以灵活移植和升级．该设计原理还可以扩展到随机信号或非标准信号的设计． ［参考文献］ ［１］李晓明，曲秀杰．在信号发生器中ＤＤＳ／ＦＰＧＡ的应用［Ｊ］．现代电子技术，２００６，（９）． ［２］潘松，黄继业．ＥＤＡ技术与ＶＨＤＬ［Ｍ］．北京：清华大学出版社，２００５． ［３］曾繁泰，陈美金．ＶＨＤＬ程序设计［Ｍ］．北京：清华大学出版社，２００１． ［４］胡晓莉，江杰，王建国．ＥＤＡ系统的宏模块在信号发生器中的应用［Ｊ］．包头钢铁学院学报，２００３，（１２） Ｔｈｅ Ｄｅｓｉｇｎ、ｖｉｃｈ ＶＨＤＬ ｏｆ Ｆｒｅｑｕｅｎｃｙ—Ａｌｔｅｒａｂｌｅ Ｓｉｇｎａｌ Ｓｏｕｒｃｅｓ ＷＡＮＧ Ｃｈｕｎ—ｌｉｎｇ，ＷＡＮＧ Ｊｉｅ （Ｃｏｌｌｅｇｅ ｏｆ Ｐｈｙｓｉｃｓ ａｎｄ Ｅｌｅｃｔｒｏｎｉｃ Ｅｎｇｉｎｅｅｒｉｎｇ，Ｔａｉｓｈａｎ Ｕｎｉｖｅｒｓｉｔｙ，Ｔａｉｈｎ，２７１０２１，Ｃｈｉｎａ） Ａｂｓｔｒａｃｔ：Ｔｈｅ ｄｅｓｉｇｎｓ ｏｆ ｍａｎｙ ｋｉｎｄｓ ｏｆ ｓｔａｎｄａｒｄ ｓｉｇｎａｌ ｓｏｕｒｃｅｓ ｂａｓｅｄ ｏｎ Ｅｌｅｃｔｒｏｎｉｃ Ｄｅｓｉｇｎ Ａｕｔｏｍａｔｉｏｎ （ＥＤＡ）ｔｅｃｈｎｏｌｏｇｙ ａｒｅ ｒｅａｌｉｚｅｄ ｉｎ ｔｈｉｓ ｐａｐｅｒ，ａｎｄ￣ｅｑｕｅｎｃｙ—ｃｈａｎｇｅｄ ｏｕｔｐｕｔｓ ｂａｓｅｄ ｏｎ ｆｒｅｑｕｅｎｃｙ ｄｉｖｉｓｉｏｎ ｔｈｅｏｒｙ ｉｓ ｄｅｓｉｇｎｅｄ，ｔｏｏ．Ｔｈｅ ｆｅａｓｉｂｉｌｉｔｙ ｏｆ ｔｈｅ ｄｅｓｉｇｎ ｉｓ ｖｅｒｉｆｉｅｄ ｗｉｔｈ ｃｏｍｐｉｌｅｒ ａｎｄ ｔｉｍｉｎｇ ｓｉｍｕｌａｔｉｎｇ．Ｔｈｉｓ ｐａ— ｐｅｒ ｍａｙ ｈａｓ ｒｅｆｅｒｅｎｃｅ ｖａｌｕｅ ｆｏｒ ｅｍｂｅｄｄｅｄ ｄｅｓｉｇｎ ｏｆ ｓｏｒｔｓ ｏｆ ｓｉｇｎａｌ ｇｅｎｅｒａｔｅｒｓ． Ｋｅｙ ｗｏｒｄｓ：ｓｔａｎｄａｒｄ ｓｉｇｎａｌ ｓｏｕｒｃｅ；ｆｒｅｑｕｅｎｃｙ ｄｉｖｉｓｉｏｎ；ｔｉｍｉｎｇ ｓｉｍｕｌａｔｉｎｇ；ｅｍｂｅｄｄｅｄ ｄｅｓｉｇｎ