直接数字频率合成器DDS的优化设计

ＡｐｐｌｉｃａｔｉｏｎｏｆＩｎｔｅｇｒａｔｅｄＣｉｒｃｕｉｔｓ

直接数字频率合成器ＤＤＳ的优化设计

蓝天，张金林

（华中科技大学电子信息工程学院，湖北武汉４３００７４）

摘要：在深入理解ＤＤＳ基本原理的基础上，采用多级流水线控制技术对ＤＤＳ的ＶＨＤＬ语言实现进行了优化，并进行了异步接口的同步化设计，给出了ＤＤＳ系统的时序仿真结果及其在ＦＰＧＡ中的资源占有率。

关键词：ＤＤＳ流水线累加器ＲＯＭ接口同步

新一代的直接数字频率合成器ＤＤＳ，采用全数字的方式实现频率合成。与传统的频率合成技术相比ＤＤＳ具有以下特点：（１）频率转换快。直接数字频率合成是一个开环系统，无任何反馈环节，其频率转换时间主要由频率控制字状态改变所需的时间及各电路的延时时间频点数多。所决定，转换时间很短。（２）频率分辨率高、

适配到Ｘｉｌｉｎｘ公司的最新９０ｎｍ工艺的Ｓｐａｒｔａｎ３Ｅ系列的

ＦＰＧＡ中。

１ＤＤＳ基本原理及工作过程

一个基本的ＤＤＳ由相位累加器、波形存储器

ＲＯＭ、Ｄ／Ａ转换器和低通滤波器组成，如图１所示。

ＤＤＳ输出频率的分辨率和频点数随相位累加器位数的

增长而呈指数增长，分辨率高达\"Ｈｚ。（３）相位连续。ＤＤＳ

在改变频率时只需改变频率控制字（即累加器累加步长），而不需改变原有的累加值，故改变频率时相位是连续的。（４）相位噪声小。ＤＤＳ的相位噪声主要取决于参考源的相位噪声。稳定可靠。高集成度、高速和（５）控制容易、高可靠是ＦＰＧＡ／ＣＰＬＤ最明显的特点，其时钟延迟可达纳秒级，结合其并行工作方式，在超高速应用领域和实时测控方面有非常广阔的应用前景。在高可靠应用领域，如果设计得当，将不会存在类似于ＭＣＵ的复位不可靠和ＰＣ可能跑飞等问题。ＣＰＬＤ／ＦＰＧＡ的高可靠性还表现在，几乎可将整个系统下载于同一芯片中，实现所谓片上系统，从而大大缩小了体积，易于管理和屏蔽。所以，本文将在对

在图１中，ｆｃ为时钟频率，Ｋ为频率控制字（Ｎ位），ｍ为ＲＯＭ地址线位数，ｎ为ＲＯＭ数据线宽度（一般也为Ｄ／Ａ转换器的位数），ｆ０为输出频率。ＤＤＳ的基本工作过程如下：每来一个时钟脉冲ｆｃ，加法器将频率控制字Ｋ与累加寄存器输出的累加相位数据相加，把相加后的结果送至累加寄存器的数据输入端。其中相位累加器由Ｎ位加法器与Ｎ位累加寄存器级联构成，累加寄存器将加法器在上一个时钟脉冲作用后所产生的新相位数据反馈到加法器的输入端，以使加法器在下一个时钟脉冲的作用下继续与频率控制字相加。这样，相位累加器在时钟作用下，不断对频率控制字进行线性相位累加。由此可见，相位累加器在每一个时钟脉冲输入时，把频率控制字累加一次，相位累加器输出的数据就是合成信号的相位，相位累加器的溢

Ｔｅｃｈ．Ｒｅｐ．ＴＵＭ－ＬＮＳ－ＴＲ－００－６，Ｍｕｎｉｃｈｕｎｉｖｅｒｓｉｔｙｏｆｔｅｃｈｎｏｌｏｇｙ，Ｎｏｖｅｍｂｅｒ２０００，Ａｌｓｏ：ＴｅｃｈｎｉｃａｌｒｅｐｏｒｔＴＲ－ＥＣＥ－００－５１，ＰｕｒｄｕｅＵｎｉｖｅｒｓｉｔｙ．

［４］ＤＩＥＴＬＧ，ＺＯＬＴＯＷＳＫＩＭＤ，ＪＯＨＡＭＭ．ＲｅｃｕｒｓｉｖｅＲｅｄｕ－

ｃｅｅｄ－ｒａｎｋａｄａｐｔｉｖｅｅｑｕａｌｉｚａｔｉｏｎｆｏｒｗｉｒｅｌｅｓｓｃｏｍｍｕｎｉｃａｔｉｏｎｓ．ＳＰＩＥｄｉｇｉｔａｌｗｉｒｅｌｅｓｓｃｏｍｍｕｎｉｃａｔｉｏｎⅢ，ｖｏｌ．４３９５，ｐｐ．１６－２７，Ａｕｇｕｓｔ２００１．

［５］孙晓昶．ＧＰＳ接收机联合空时抗干扰技术研究．国防科学

技术大学博士学位论文，２００３．１０：（４０）．

ＤＤＳ的基本原理进行深入理解的基础上，采用多级流水

线控制技术对ＤＤＳ的ＶＨＤＬ语言实现进行优化，同时考虑到系统设计中的异步接口的同步化设计问题，把该设计（接上页）参考文献

［１］ＨＯＴＥＬＬＩＮＧＨ．Ａｎａｌｙｓｉｓｏｆａｃｏｍｐｌｅｘｏｆｓｔａｔｉｓｔｉｃａｌｖａｒｉ－

ａｂｌｅｓｉｎｔｏｐｒｉｎｃｉｐａｌｃｏｍｐｏｎｅｎｔｓ．Ｊｏｕｒｎａｌｏｆｅｄｕｃａｔｉｏｎａｌｐｓｙ－ｃｈｏｌｏｇｙ，１９９３，２４（９／１０）：４１７－４４１．

［２］ＧＯＬＤＳＴＥＩＮＪＳ，ＲＥＥＤＩＳ．Ｓｕｂｓｐａｃｅｓｅｌｅｃｔｉｏｎｆｏｒｐａｒｔｉａｌ－

ｌｙａｄａｐｔｉｖｅｓｅｎｓｏｒａｒｒａｙ．ＩＥＥＥＴｒａｎｓａｃｔｉｏｎｓｏｎａｅｒｏｓｐａｃｅａｎｄｅｌｅｃｔｒｏｎｉｃｓｙｓｔｅｍｓ，１９９７，３３（２）：５３９．

［３］ＪＯＨＡＭＭ，ＺＯＬＴＯＷＳＫＩＭＤ．Ｉｎｔｅｒｐｒｅｔａｔｉｏｎｏｆｔｈｅｍｕｌｔｉ－

ｓｔａｇｅｎｅｓｔｅｄｗｉｅｎｅｒｆｉｌｔｅｒｉｎｔｈｅｋｒｙｌｏｖｓｕｂｓｐａｃｅｆｒａｍｅｗｏｒｋ．

!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!（收稿日期：２００６－０９－２５）

４２欢迎网上投稿ｗｗｗ．ａｅｔｎｅｔ．ｃｎｗｗｗ．ａｅｔｎｅｔ．ｃｏｍ．ｃｎ《电子技术应用》２００７年第５期

集成电路应用

ＡｐｐｌｉｃａｔｉｏｎｏｆＩｎｔｅｇｒａｔｅｄＣｉｒｃｕｉｔｓ

通常采用ＲＯＭ结构，相位累加器的输出是一种数字式锯齿波，通过取它的若干位作为ＲＯＭ的地址输入，而后通过查表和运算，ＲＯＭ就能输出所需波形的量化数据。考虑到正弦函数的对称性：在［０，２π］内，正弦函数关于ｘ＝π成奇对称，在［０，π］内，关于ｘ＝π／２成轴对称。因此，在正弦查找表中只须存储相位在［０，π／２］的函数值。这样，通过一个正弦码表的前１／４周期就可以变换得到整个周期码表，节省了近３／４的资源，非常可观。具体实现如表１所示，为节省ＲＯＭ资源，取相位累加器输出的高８位做为ＲＯＭ的输入地址，其中最高位

出频率就是ＤＤＳ输出的信号频率。用相位累加器输出的数据作为波形存储器ＲＯＭ的相位取样地址，可把存储在波形存储器内的波形抽样值（二进制编码）经查找表查出，完成相位到幅值转换。波形存储器的输出送到Ｄ／Ａ转换器，Ｄ／Ａ转换器将数字量形式的波形幅值转换成所要求合成频率的模拟量形式信号，由低通滤波器滤除杂散波和谐波以后，输出一个频率为ｆ０的正弦波。输出频率ｆ０与时钟频率ｆｃ之间的关系满足下式：

ｆｃ

ｆ０＝Ｋ×Ｎ２（１）

由式（１）可见，输出频率ｆ０由ｆｃ和Ｋ共同决定，保持时钟频率一定，改变一次Ｋ值，即可合成一个新频率的正弦波。ＤＤＳ的最小输出频率（频率分辨率）!ｆ可由方程!ｆ＝ｆ０／２Ｎ确定。可见，频率分辨率在ｆｃ固定时，取决于相位累加器的位数Ｎ。只要Ｎ足够大，理论上就可以获得足够高的频率分辨精度。另外，由采样定理，合成信号的频率不能超过时钟频率的一半，即ｆ０≤ｆ０／２，因此频率控制值的最大值Ｋｍａｘ应满足Ｋｍａｘ≤２

Ｎ－１

（ＭＳＢ）控制对输出信号符号的处理，次高位（ＭＳＢ－１）控

制对输入地址的处理。

表１相位／幅度转换电路的相位

ＭＳＢ

００１１

ＭＳＢ－１０１０１

象限一二三四

输出信号符号

。

＋＋－－

２ＤＤＳ的优化设计与实现

采用ＶＨＤＬ硬件描述语言实现整个电路，不仅利于设计文档的管理，而且方便了设计的修改和扩充，还可以实现在不同ＦＰＧＡ器件［４］之间的移植。以下采用ＶＨＤＬ语言，探讨对ＦＰＧＡ实现ＤＤＳ电路的三点优化方法。

（一，三象限）时，对查找地址ｐｈａｓｅ当ＭＳＢ－１为‘０’（二，四象限）时，对（５．．．０）不做任何处理；当其为‘１’

ｐｈａｓｅ（５．．．０）取反。ＲＯＭ的输出为１０位数据，其中最高位为符号位。当ＭＳＢ为‘（一，二象限）时，输出信号符号０’

，低９为ＲＯＭ中的幅度数据；当其为‘（三，位为‘０’１’

四象限）时，输出信号符号位为‘，低９位为ＲＯＭ中１’

的幅度数据的相反数的补码。ＲＯＭ的ＶＨＤＬ实现的主要部分如下：

ａｒｃｈｉｔｅｃｔｕｒｅＢｅｈａｖｉｏｒａｌｏｆｒｏｍｉｓ

ｓｉｇｎａｌｓｉｎ：ＳＴＤ＿ＬＯＧＩＣ＿ＶＥＣＴＯＲ（８ｄｏｗｎｔｏ０）；ｓｉｇｎａｌｔｅｍｐ：ＳＴＤ＿ＬＯＧＩＣ＿ＶＥＣＴＯＲ（５ｄｏｗｎｔｏ０）；ｂｅｇｉｎ

ｔｅｍｐ＜＝ｐｈａｓｅｗｈｅｎＭＳＢ－１＝′０′ｅｌｓｅ

ｎｏｔｐｈａｓｅ；

ｐｒｏｃｅｓｓ（ｔｅｍｐ）ｂｅｇｉｎ

ｃａｓｅｔｅｍｐｉｓ

００００００″＝＞ｗｈｅｎ″

；０００００００００″ｓｉｎ＜＝″

……－－正弦查找表由ＭＡＴＬＡＢ生成

２．１流水线累加器

在用ＦＰＧＡ设计ＤＤＳ电路时，相位累加器是决定ＤＤＳ电路性能的一个关键部分。为使输出波形具有较高的分辨率，本系统采用３２位累加器。但若直接

用３２位加法器构成累加器，则加法器的延时会大大限制累加器的操作速度。因此，这里引入了流水线算法，即采用４个８位累加器级联结构，每级用一个８位累加器实现该部分相位相加，

然后将进位值传给

下一级做进一步累加。这样可大幅提高系统的工作速度。但由于累加器是一个闭环反馈电路，因此必须准确运行。具体实使用寄存器，以保证系统的同步、现如图２所示。

ｅｎｄｃａｓｅ；ｅｎｄｐｒｏｃｅｓｓ；

ｄａｔａ＿ｏｕｔ＜＝″０″＆ｓｉｎｗｈｅｎＭＳＢ＝′０′ｅｌｓｅ

；″１″＆ｎｏｔｓｉｎ＋″００００００００１″

ｅｎｄＢｅｈａｖｉｏｒａｌ；

２．３同步接口电路设计

在使用ＤＤＳ时，需要为其提供频率控制字Ｋ的值，

２．２相位／幅度转换电路

相位／幅度转换电路是ＤＤＳ电路中的另一个关键部分，设计中面临的主要问题就是资源的开销。该电路

一般通过中央控制单元ＭＣＵ来完成，其以数据总线及写时钟信号的方式与ＦＰＧＡ内的ＤＤＳ实体进行通讯，同时ＤＤＳ在ＦＰＧＡ内部又是在本地时钟ｆｃ驱动下运

《电子技术应用》２００７年第５期本刊邮箱：ｅｔａ＠ｎｃｓｅ．ｃｏｍ．ｃｎ４３

集成电路应用

ＡｐｐｌｉｃａｔｉｏｎｏｆＩｎｔｅｇｒａｔｅｄＣｉｒｃｕｉｔｓ

Ｐｏｒｔ（ｐｈａｓｅ：ｉｎＳＴＤ＿ＬＯＧＩＣ＿ＶＥＣＴＯＲ（７ｄｏｗｎｔｏ０）；

ｇｅｎ：ｉｎＳＴＤ＿ＬＯＧＩＣ＿ＶＥＣＴＯＲ（０ｄｏｗｎｔｏ０）；ａｍｐ＿ｏｕｔ：ｏｕｔＳＴＤ＿ＬＯＧＩＣ＿ＶＥＣＴＯＲ（９ｄｏｗｎｔｏ０））；

ｅｎｄｃｏｍｐｏｎｅｎｔ；

为了对ＤＤＳ进行评估，将以上设计在Ｘｉｌｉｎｘ公司的开发软件中进行了设计及优化，目标器件为其最新的９０ｎｍ工艺器件Ｓｐａｒｔａｎ３Ｅ中最小器件ＸＣ３Ｓ１００Ｅ－４ＶＱ１００Ｃ，该设计所占用的ＦＰＧＡ资源如表２所示。

由表２可以看出，本文给出的ＤＤＳ设计占用

行。由于ＭＣＵ的写时钟和ＦＰＧＡ内的本地时钟异步，两者之间进行通讯难免存在数据不稳等问题，特别是在通讯速度较高时，这一异步接口问题会更加突出。为了实现异步接口的同步化，本文提出了如图３所示的接口同步电路。

表２ＦＰＧＡ资源占有率

ＤＤＳＸＣ３Ｓ１００Ｅ百分比

Ｄ寄存器１２４１９２０６％ＬＵＴ４查找表

１８０１９２０９％ＢＲＡＭ０８０ＤＣＭ０４０

资源很少，由于ＸＣ３Ｓ１００Ｅ的市场价格在２美金左右，故本设计所占的硬件成本可以缩减到０．２美金左右。同时在ＩＳＥ８．２中该设计的系统时钟最大达到１５９．６ＭＨｚ。以上的设计性能几乎和现有

的专用芯片相当，但成本下降很多。

为了进一步验证本文给出的ＤＤＳ设计系统在功能和时序上的正确性，对其进行了时序仿真，使用的仿真软件为Ｍｏｄｅｌｓｉｍ６．１。仿真结果表明，该ＤＤＳ系统可以运行在较高的工作频率下。

本文在对ＤＤＳ的基本原理进行深入理解的基础上，通过采用三种优化与设计技术：（１）使用流水线累加器在不过多增加门数的条件下，大幅提高了芯片的工作速度；

３硬件实现及仿真结果

本文使用ＶＨＤＬ语言对各个模块及ＤＤＳ系统进行描述。顶层文件如下所示：

Ｅｎｔｉｔｙｄｄｓｉｓ

Ｐｏｒｔ（ｒｅｓｅｔ：ｉｎｓｔｄ＿ｌｏｇｉｃ；－－全局复位信号

ｆｒｅ：ｉｎｓｔｄ＿ｌｏｇｉｃ＿ｖｅｃｔｏｒ（７ｄｏｗｎｔｏ０）；

－－频率控制字输入

ｃｌｋ：ｉｎｓｔｄ＿ｌｏｇｉｃ；ｆｗｗｒｎ：ｉｎｓｔｄ＿ｌｏｇｉｃ；

－－系统时钟

－－频率控制字写信号

－－波形控制字

ａｍｐ＿ｏｕｔ：ｏｕｔｓｔｄ＿ｌｏｇｉｃ＿ｖｅｃｔｏｒ（９ｄｏｗｎｔｏ０））；

－－正弦波幅度输出

ｅｎｄｄｄｓ；

ａｒｃｈｉｔｅｃｔｕｒｅＢｅｈａｖｉｏｒａｌｏｆｄｄｓｉｓｃｏｍｐｏｎｅｎｔｆｃｗｌｄ

Ｐｏｒｔ（ｒｅｓｅｔ：ｉｎｓｔｄ＿ｌｏｇｉｃ；

ｃｌｋ：ｉｎｓｔｄ＿ｌｏｇｉｃ；

ｆｒｅ：ｉｎｓｔｄ＿ｌｏｇｉｃ＿ｖｅｃｔｏｒ（７ｄｏｗｎｔｏ０）；ｆｗｗｒｎ：ｉｎｓｔｄ＿ｌｏｇｉｃ；

ｓｙｎｃｆｒｅｑ：ｏｕｔｓｔｄ＿ｌｏｇｉｃ＿ｖｅｃｔｏｒ（３１ｄｏｗｎｔｏ０））；

－－合成频率控制字

ｅｎｄｃｏｍｐｏｎｅｎｔ；ｃｏｍｐｏｎｅｎｔａｃｃｕｍｕｌａｔｏｒ

Ｐｏｒｔ（ｒｅｓｅｔ：ｉｎＳＴＤ＿ＬＯＧＩＣ；

ｃｌｋ：ｉｎＳＴＤ＿ＬＯＧＩＣ；

ｓｙｎｃｆｒｅｑ：ｉｎＳＴＤ＿ＬＯＧＩＣ＿ＶＥＣＴＯＲ（３１ｄｏｗｎｔｏ０）；ｐｈａｓｅ：ｏｕｔＳＴＤ＿ＬＯＧＩＣ＿ＶＥＣＴＯＲ（７ｄｏｗｎｔｏ０））；

－－相位高八位输出

ｅｎｄｃｏｍｐｏｎｅｎｔ；ｃｏｍｐｏｎｅｎｔｒｏｍ

－－波形存储器模块－－流水线累加器块－－接口同步模块

ｇｅｎ：ｉｎｓｔｄ＿ｌｏｇｉｃ＿ｖｅｃｔｏｒ（０ｄｏｗｎｔｏ０）；

（２）压缩成正弦查找表，在保证芯片使用精度的情况下减少了近３／４面积，大大节约了ＲＯＭ的容量。（３）采用同

步接口电路设计方案，消除了系统的接口不稳定性。同时使用ＶＨＤＬ语言实现了优化，并把该设计适配到Ｘｉｌ－

ｉｎｘ公司的最新９０ｎｍ工艺的Ｓｐａｒｔａｎ３Ｅ系列的ＦＰＧＡ中，

实际结果表明了本文给出的ＤＤＳ设计方案在硬件开销方面的优势。参考文献

［１］ＴＩＥＲＥＹＪ，ＲＡＤＥＲＣ，ＧＯＬＤＢ．Ａｄｉｇｉｔａｌｆｒｅｑｕｅｎｃｙｓｙｎ－ｔｈｅ－

ｓｉｚｅｒ．ＩＥＥＥｔｒａｎｓ．Ａｕｄｉｏａｎｄｅｌｅｃｔｒｏａｃｏｕｓｔ．１９７１，４８：５７．［２］ＶＡＮＫＫＡＪ，ＷＡＬＴＡＲＩＭ．Ｄｉｒｅｃｔｄｉｇｉｔａｌｓｙｎｔｈｅｓｉｚｅｒｗｉｔｈ

ｏｎ－ＣｈｉｐＤ／Ａ－Ｃｏｎｖｅｒｔｅｒ．ＩＥＥＥＪ．ｏｆＳＣＣ，ＶｏＬ３３，１９９８，２１８：２２７．

［３］褚振勇，翁木云．ＦＰＧＡ设计及应用［Ｍ］．西安：西安电子科

技大学出版社，２００３：２８８－２９３．

［４］林名权．ＶＨＤＬ数字控制系统设计范例［Ｍ］．北京：电子工

业出版社，２００３．

［５］徐彬，谭征，袁蕾，等．基于ＤＤＳ技术的任意波形发生器［Ｊ］．

电子世界，２００１，１：５８－６０．

（收稿日期：２００６－１０－０１）

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